DPLL (ADPLL) в FPGA. Как уменьшить джиттер?, Уменьшить джиттер до одного периода Fsystem. Опции

[bsp]

Нашел описание ADPLL ( цифровая ФАПЧ с цифровым ГУНом ), набросал на Verilog'e. Запустил моделирование на Modelsim'e, кое-как заставил работать и призадумался. Использованный вариант реализации допускает изменение положения фронта выходной частоты на несколько периодов высокой ( системной ) частоты. Но системная частота хоть и высокая, да не очень - около 250 МГц. Один период, это 4 нсек, а если их несколько, уже много будет. Конечно, в установившемся режиме, и при стабильной входной частоте фронты выходной частоты прыгают на один-два периода системной частоты, но это, видимо, будет не всегда так. В интернете немного есть упоминаний про структуры ADPLL, решающих эти проблемы, но скудно описанные и без формул. Так-что разобраться в нюансах их работы, проверить, может в других местах там вылезут проблемы, трудно. Кто-нибудь занимался подобными вопросами? Подскажите, куда смотреть, в какую сторону думать.

[bsp]

Builder, спасибо за ссылку, Вы поняли, что мне нужно, но поиск-то по форуму я провел, и не только по форуму. А пост написал, когда посмотрел, что-же я нашел. Есть более-менее типовые структуры ADPLL, но те, которые хорошо расписаны, снабжены формулами, не позволяют уменьшить дрожание фронтов выходной частоты до одного такта системной ( высокой ) частоты. Есть и вроде подходящие, но обычно это что-то типа короткой заметки или описания патента, и развернутых описаний и расчетов не содержат. Может я просто не разобрался с устоявшимися вариантами и задача вполне решаема в их рамках. В конце-концов все зависит от требуемых параметров в каждом конкретном случае. В общем, надо, имея системную частоту 256 МГц ( точнее 262,144 МГц ) и синхронизируясь от частоты 8,192 МГц, получить предельное дрожание фронтов выходной частоты 6,144 МГц менее 10 нсек. Наверное, надо мне еще почитать толковую литературу по этой теме, может кто присоветует, какую лучше?