Моделирование RS-триггера, Создать модель и дать ответ Опции

[locas]

Думаю, что в заданном далее вопросе есть и математика и физика…

Схема RS-триггера хорошо известна.
В учебниках приводится таблица истинности (ТИ), описывающая работу триггера. И уже здесь сразу возникает вопрос: RS-триггер – это последовательностная схема, которая описывается моделью конечного автомата(КА), а ТИ описывают только комбинационные схемы – автомат без памяти. Так вот об этом противоречии в учебниках обычно ни слова.

О запрещенной комбинации на входах. С одной стороны, да, она переводит триггер в режим, когда на его выходах будут одинаковые сигнала. С другой стороны, кто запрещает ее? В реальной схеме она всегда может возникнуть, например, в результате гонок сигналов, неправильной работы и т.д. Но почти большинство воспринимают «запрещение» как невозможность такой комбинации. Мол, раз так написано, то «этого не может быть, потому что этого не может быть никогда». Но это в корне не так: и может и бывает.

Все смотрят на таблицу истинности и … верят, что на выходах триггера всегда будут только устойчивые состояния. И мало кто знает, что это не так. Даже если на вход не подавать запрещенную комбинацию.
Прекрасно известно, что при переключении триггера из одного устойчивого состояния в другое на его выходах будут кратковременно две единицы, если это триггер на элементах И-НЕ, и два нуля, если на элементах ИЛИ-НЕ. И, кстати, эту ситуацию легко отловить: подключаем выходы триггера к элементу И-НЕ и на выходе его считаем импульсы.
Такая «правильная» работа триггера (при переключениях) может быть источником ошибок в работе схемы. И это тоже должно быть понятно почему: ожидаем только 01 или 10 (это по ТИ), а тут, откуда ни возьмись – 11!

А теперь то, ради чего все это затевается.
Внимание! Если на вход триггера подать запрещенную комбинацию – 00! То на выходах будет – 11. И то и другое запрещено. Но 11 на выходах появляется и в разрешенных случаях. Так что возникновение 00 на входах триггера ситуация тоже вполне возможная. Например, проинвертируем выходы триггера и подадим на входы другого триггера. Чем не реальная схема!
Но мы поступим проще: соберем «в кучу входы триггера» и будем подавать в эту точку сначала 0, а потом 1. Что в этом случае будет (начальные условия: сигналы – двоичные, задержки у элементов триггера – равные, единичные):
1. С формальной моделью?
2. С моделью реализованной в среде моделирования?
3. С реальным триггером?

Интересует ответ на последние три вопроса.
Но больше даже ответ на вопрос 2, который можно получить, создав соответствующую модель.
Почему больше на 2-й? Потому что первый требует владения формальными методами, а это достаточно сложно. Хотя на интуитивном уровне, думаю, можно дать ответ, оперируя значениями сигналов «на пальцах». На третий вопрос тоже не так просто получить ответ. Даже в том случае (с запрещенной выходной комбинацией), который был описан выше. Но если кто-то знает ответы на все три вопроса, то будет только хорошо.

Итак. Может ли кто дать ответ хотя бы на вопрос 2, заданный выше, собрав для этого модель триггера. Для конкретики его входы должны быть соединены в одну точку. В исходном состоянии на ней ноль - 0. Через какое-то время подается «единица» - 1, которая затем держится достаточно длительное время (хоть до бесконечности).
Что будет на выходах RS-триггера?

[SM]

Вот! Вот такая "прикидочная модель" меня и интересует. И очень (!) интересует поведение Вашего триггера именно на этом уровне. Поэтому сообщите, если не трудно

Я на этом уровне не моделирую эти процессы , ибо это не возможно, поэтому и модель Вам такая не поможет.

Я здесь Вас не понял. Как раз внутреннюю схемотехнику я не трогаю. Я в этой ситуации могу только выбрать те микросхемы, которые проектируете именно Вы, зная с какой тщательностью Вы это делаете. А как Вы это делаете - я тут целиком доверяюсь Вам

Так Вы ее и не трогайте. Скачайте модель выбранной микросхемы. Спайс-модель. И проанализируйте, подойдет она Вам или нет.

Да нет же. Я просто не лезу в ту область, где все это начинает сказываться

Да нет же, лезете. Коротнув вход на выход, или подав на классический RS из двух И-НЕ пару нулей и абсолютно синхронно после этого пары единиц, вы начинаете игру на грани устойчивости схемы, на грани ее таймингов. На очень высоких частотах. Которые могут оказаться за пределами гарантированными изготовителем. А могут и не оказываться. Может загенерить лог. уровнями, может вообще синусом! Совсем не логическим! А может и не загенерить. Вот Вам еще аналогия по части триггеров. Возьмите синхронный триггер, подайте на него перепад клока, и во время где-то после сетапа и до холда, заданных изготовителем, передернете данное. Вам даст ответ на то, что произойдет, модель Вашего уровня? Нет, не даст. Потому как не предусмотрено такое поведение в моделе.

Убейте, но я Вас не понимаю. Как - "в соседнее". Выше я нарисовал результирующий автомат для всей системы. Там есть и свое и соседнее состояние. Но в эту Вашу фразу я не могу врубиться. Если не сложно, то можно это как-то описать в автоматной форме?

пожалуйста. Только во первых. Определение триггера, которого я придерживаюсь - это "система с коэффициентом передачи, большим единицы, охваченная положительной ОС". Под это определение попадают все (известные мне) типы триггеров, включая и триггер Шмитта, разновидностью которого мой триггер и является. То есть это RS-триггер, построенный на базе триггера Шмитта.

Вот его модель на верилоге. Заметьте, она имеет один вход(двунаправленный) и один выход.

Код

`celldefine
`suppress_faults
`enable_portfaults

`timescale 1ns / 1ns
`delay_mode_distributed
`delay_mode_unit

module rstrig (I,O);

   inout I;
   output O;

   not (O,I);
   buf (weak0, weak1) (I,I);

   specify
        (I *> O)=(0.1);
   endspecify

endmodule

`endcelldefine
`disable_portfaults
`nosuppress_faults

вот его описание в виде автомата

Код

исх.сост.     вход       рез. сост.
0              0            0
0              z            0
0              1            1
1              0            0
1              z            1
1              1            1