Измерение интервалов меньше 1нс на FPGA Опции

[АБС]

Доброго времени суток.

Видел на днях висел топик по теме. Сейчас не могу найти. Удалили что-ли.
У меня идентичная задача. Надо мерить длительность импульсов на 5 каналах, оцифровывать
и передавать дальше в цифровом виде. LSB должен быть 1 нс.
Делаю так:
Имею 2 PLL 125МГц. Первый PLL дает 125 МГц и 125МГц сдвинутый на 90 градусов.
Второй PLL - соответственно на 45 и 135 градусов. Итого, после несложных манипуляций имею
8 линий частоты 125 МГц сдвинутых друг относительно друга на 45 градусов.

По приходе входного импульса защелкиваю состояния этих линий в регистр. Далее
декодирую его для получения двоичного кода. В итоге имею LSB 1нс.

Варьируя частоты PLL, впринципе можно опустить это значение до ~358пс.
Все упирается в верхнюю частоту PLL.

Если что могу обьяснить поподробнее.
Вот только у меня проблема. Что будет если защелкивание состояния этих 8-и линий
произойдет по фронту двух из них? (Очевидно что можно попасть или на два фронта или на 0).

Как можно решить такую проблему?
И еще. Чтобы расширить динамический диапазон, есть еще обычный счетчик, который работает от тех же
150 МГц. Как быть с моментом когда счетчик меняет состояние?

Заранее благодарю.

[Shtirlits]

Какая у вас микросхема?
Периодические ли сигналы?
Чем обеспечивается крутизна фронтов входных сигналов и отсутствие иголок?
Может стоит наоборот, захватывать 5 входных сигналов по 8 клокам, а затем для обеспечения таймингов последовательно передавать от фазы к фазе захваченные сигналы, пока не дойдете до клока основной части схемы?
Как вы обходитесь с метастабильностью?
Посмотрите на gray code.

[АБС]

Какая у вас микросхема?
Периодические ли сигналы?
Чем обеспечивается крутизна фронтов входных сигналов и отсутствие иголок?
Может стоит наоборот, захватывать 5 входных сигналов по 8 клокам, а затем для обеспечения таймингов последовательно передавать от фазы к фазе захваченные сигналы, пока не дойдете до клока основной части схемы?
Как вы обходитесь с метастабильностью?
Посмотрите на gray code.

По порядку.
Микросхема Actel ProASIC3.
Сигналы случайные, порядка 50 кГц на канал.
Крутизна и отсутствие иголок обеспечивается стоящим перед FPGA shaper/discriminator-ом.
Насчет "может стоит наоборот...." не совсем понял о чем речь? Можете по подробнее на примере одного входа?
С метастабильностью обхожусь пока-что "никак" - именно для этого поднял этот топик.
О gray code имею понятие. Но вопрос не в том во что "закодировать", а вопрос в том КАК МЕРИТЬ длительность
чтобы код получаемый в результате измерения обладал "устойчивостью" к возможным метастабильным состояниям системы.

Обьясню на примере.(Грубо) Если взять обычную цепочку из стабильных элементов задержки, и подать на нее входной импульс, то
можно снять с этой цепочки код, т.н. "thermometer code" который даст информацию о времени поступления сигнала с точностью до
времени задержки одного элемента. Этот код, абсолютно устойчив к метастабильным состояниям самой цепи задержки - максимальная
ошибка - 1 элемент задержки - тоесть 1 LSB в итоге.
Можно ли добиться того же результата в случае с фазо-сдвиговым методом?

Благодарю

[DmitryR]

Можно, просто для решения означенной вами проблемы (когда передний фронт входного импульса попадет на фронт одного сигнала, а задний - на фронт следующего) надо эффективную частоту сэмплирования сделать чуть-чуть меньше, чем минимальная ширина импульса. То есть, если импульс 1 ns, фронты у него пусть по 100 ps, то надо сделать, чтобы расстояние между фронтами сэмплирующих частот не превышало 750 ps, и тогда вы хотя бы раз наносекундный импульс захватите надежно. Но тогда может получиться не один, а два фронта внутри наносекундного импульса - будет большая погрешность измерения. Снизить погрешность можно, дальше снижая расстояние между сэмплами.

И еще. Чип вы выбрали очень неудачный для этой задачи. В Xilinx/Altera у каждой PLL по 6 выходов, что позволяет наплодить почти сколько угодно частот, да и скорость у них гораздо выше.

[АБС]

Можно, просто для решения означенной вами проблемы (когда передний фронт входного импульса попадет на фронт одного сигнала, а задний - на фронт следующего) надо эффективную частоту сэмплирования сделать чуть-чуть меньше, чем минимальная ширина импульса. То есть, если импульс 1 ns, фронты у него пусть по 100 ps, то надо сделать, чтобы расстояние между фронтами сэмплирующих частот не превышало 750 ps, и тогда вы хотя бы раз наносекундный импульс захватите надежно. Но тогда может получиться не один, а два фронта внутри наносекундного импульса - будет большая погрешность измерения. Снизить погрешность можно, дальше снижая расстояние между сэмплами.

И еще. Чип вы выбрали очень неудачный для этой задачи. В Xilinx/Altera у каждой PLL по 6 выходов, что позволяет наплодить почти сколько угодно частот, да и скорость у них гораздо выше.

Дорогой DmitryR,

Видимо мы не поняли друг друга.
Я имел ввиду не случай описанный вами. Такого в принципе быть не может. Минимальная длительность входного импульса гарантированно больше чем 2нс даже.
Я имел ввиду вот что. Если мы измеряем время прихода переднего фронта например. В моей схеме возможна ситуация когда в момент защелкивания состояния 8 линий частота 150МГц с сдвигом 45 градусов
и частота 150МГц со сдвигом (180+45) градусов будут менять свой уровень. Это даст ошибку никак не 1 LSB. Вот я о чем собственно говорю.

Actel я выбрал по причине наличия FLASH. А о каких конкретно Xilinx/Altera Вы говорите?