Измерение интервалов меньше 1нс на FPGA Опции

[АБС]

Доброго времени суток.

Видел на днях висел топик по теме. Сейчас не могу найти. Удалили что-ли.
У меня идентичная задача. Надо мерить длительность импульсов на 5 каналах, оцифровывать
и передавать дальше в цифровом виде. LSB должен быть 1 нс.
Делаю так:
Имею 2 PLL 125МГц. Первый PLL дает 125 МГц и 125МГц сдвинутый на 90 градусов.
Второй PLL - соответственно на 45 и 135 градусов. Итого, после несложных манипуляций имею
8 линий частоты 125 МГц сдвинутых друг относительно друга на 45 градусов.

По приходе входного импульса защелкиваю состояния этих линий в регистр. Далее
декодирую его для получения двоичного кода. В итоге имею LSB 1нс.

Варьируя частоты PLL, впринципе можно опустить это значение до ~358пс.
Все упирается в верхнюю частоту PLL.

Если что могу обьяснить поподробнее.
Вот только у меня проблема. Что будет если защелкивание состояния этих 8-и линий
произойдет по фронту двух из них? (Очевидно что можно попасть или на два фронта или на 0).

Как можно решить такую проблему?
И еще. Чтобы расширить динамический диапазон, есть еще обычный счетчик, который работает от тех же
150 МГц. Как быть с моментом когда счетчик меняет состояние?

Заранее благодарю.

[Shtirlits]

К сожалению, не нашел быстро документ, который содержал наглядные рассчеты MTBF и объяснения.

Помню, что для Virtex-II pro меня устроила схема, при которой сначала всего два расположенных в одном слайсе регистра последовательно перезахватывают сигнал, а затем, выполняется голосование по результатам 3 регистров, тоже недалеко размещенных. Я привел именно такую схему. Размножать сигнал сразу невыгодно, так как увеличивается количество потребителей, что сделает более пологим фронт исходного сигнала и повысит вероятность сбоя. Вот когда уже сигнал "очищен" от метастабильного состояния, можно голосованием выбрать наиболее достоверное значение.
В общем случае, как я считаю, снижение вероятности сбоя выглядит как один сдвиговый регистр на входе, затем ветвление в сколько хочется сдвиговых регистров и после голосование. Чем длиннее регистр, тем меньше вероятность того, что каждый следующий "цапнет" генерацию как раз пока генерирует прошлый. Можно было б понаставить хоть сотню регистров, но площадь растет и задержка набегает. Особенно это неприятно в dual clock FIFO.

Кстати, про FIFO. Применение фирменного компонента dual clock fifo - хорошая отмазка, чтобы самому не думать.

[АБС]

К сожалению, не нашел быстро документ, который содержал наглядные рассчеты MTBF и объяснения.

Помню, что для Virtex-II pro меня устроила схема, при которой сначала всего два расположенных в одном слайсе регистра последовательно перезахватывают сигнал, а затем, выполняется голосование по результатам 3 регистров, тоже недалеко размещенных. Я привел именно такую схему. Размножать сигнал сразу невыгодно, так как увеличивается количество потребителей, что сделает более пологим фронт исходного сигнала и повысит вероятность сбоя. Вот когда уже сигнал "очищен" от метастабильного состояния, можно голосованием выбрать наиболее достоверное значение.
В общем случае, как я считаю, снижение вероятности сбоя выглядит как один сдвиговый регистр на входе, затем ветвление в сколько хочется сдвиговых регистров и после голосование. Чем длиннее регистр, тем меньше вероятность того, что каждый следующий "цапнет" генерацию как раз пока генерирует прошлый. Можно было б понаставить хоть сотню регистров, но площадь растет и задержка набегает. Особенно это неприятно в dual clock FIFO.

Кстати, про FIFO. Применение фирменного компонента dual clock fifo - хорошая отмазка, чтобы самому не думать.

Дорогой Shtirlits,

Считаю, что это не к добру, так как FPGA проектируются не для этого и специально сконструированные механизмы доставки клока не используются, как результат, точность доставки сигналов от PLL будет хуже возможной. Как не обкладывай их констрейнами, это не поможет.

Так почему же все таки Вы считаете, что механизмы доставки клока в этом случае не используются?
Metastability Report я нашел у Actela. Почитаю.
В аппноте Xilinx исползуется аж 3 последовательных FF.
http://www.xilinx.com/support/documentation/application_notes/xapp861.pdf

A вообще получается, даже если бы я реализовал это на элементах задержки, все равно надо было бы такую же логику делать чтобы избежать метастабильных состояний?
И еще вопрос.
Стоит ли думать о возможном относительном фазовом сдвиге этих двух PLL?

Сообщение отредактировал АБС - Oct 29 2009, 14:56