Измерение интервалов меньше 1нс на FPGA Опции

[АБС]

Доброго времени суток.

Видел на днях висел топик по теме. Сейчас не могу найти. Удалили что-ли.
У меня идентичная задача. Надо мерить длительность импульсов на 5 каналах, оцифровывать
и передавать дальше в цифровом виде. LSB должен быть 1 нс.
Делаю так:
Имею 2 PLL 125МГц. Первый PLL дает 125 МГц и 125МГц сдвинутый на 90 градусов.
Второй PLL - соответственно на 45 и 135 градусов. Итого, после несложных манипуляций имею
8 линий частоты 125 МГц сдвинутых друг относительно друга на 45 градусов.

По приходе входного импульса защелкиваю состояния этих линий в регистр. Далее
декодирую его для получения двоичного кода. В итоге имею LSB 1нс.

Варьируя частоты PLL, впринципе можно опустить это значение до ~358пс.
Все упирается в верхнюю частоту PLL.

Если что могу обьяснить поподробнее.
Вот только у меня проблема. Что будет если защелкивание состояния этих 8-и линий
произойдет по фронту двух из них? (Очевидно что можно попасть или на два фронта или на 0).

Как можно решить такую проблему?
И еще. Чтобы расширить динамический диапазон, есть еще обычный счетчик, который работает от тех же
150 МГц. Как быть с моментом когда счетчик меняет состояние?

Заранее благодарю.

[lamination]

К сожалению, не нашел быстро документ, который содержал наглядные рассчеты MTBF и объяснения.

Помню, что для Virtex-II pro меня устроила схема, при которой сначала всего два расположенных в одном слайсе регистра последовательно перезахватывают сигнал, а затем, выполняется голосование по результатам 3 регистров, тоже недалеко размещенных.

Понял, ваш случай борется с метастабильностью второго каскада регистров. Тогда в общем случае это лучше, чем то что предложил я.
MTBF ~ (e^t)/(Fclk*Fdata). - расположение двух регистров в одном слайсе именно для увеличения t(slack),насколько я понимаю. каскадирование - это уже для уменьшения вероятности впадания в метастабильность двух регистров подряд. На вопрос о том, насколько это оправдано может ответить только численный расчет, т.к. задержка распространения внутри слайса(первый каскад) меньше, чем задержка между слайсами(второй каскад и далее).

В аппноте Xilinx исползуется аж 3 последовательных FF.

У ксайлинкса 3 регистра подряд для приведения всех семплов к одному клоку и уменьшения метастабильности(переходы между различными регистрами не всегда равны 1 clk - page 4).