Цитата(GGGG @ Nov 29 2005, 09:02)

Помогите определиться с возможными вариантами решения задачки:
Есть 2-а clock сигнала с частотами f1 и f2, причем f1 > f2. Хотелось бы написать на VHDL универсальный модуль делителя f1 на f2.
К примеру 40МГц превратить в 8МГц, путем деления на 5МГц.
Какие будут предложения?
Какие ограничения возникают при написании такого модуля?
Ничего не понял. Делим мегагерцы на мегагерцы и получаем мегагерцы?