Делитель f1 на f2, это возможно? Опции

[GGGG]

Доброго всем времени суток!

Помогите определиться с возможными вариантами решения задачки:
Есть 2-а clock сигнала с частотами f1 и f2, причем f1 > f2. Хотелось бы написать на VHDL универсальный модуль делителя f1 на f2.
К примеру 40МГц превратить в 8МГц, путем деления на 5 Гц.

Какие будут предложения?
Какие ограничения возникают при написании такого модуля?

Спасибо.

Сообщение отредактировал GGGG - Nov 29 2005, 08:34

[andrew_b]

Помогите определиться с возможными вариантами решения задачки:
Есть 2-а clock сигнала с частотами f1 и f2, причем f1 > f2. Хотелось бы написать на VHDL универсальный модуль делителя f1 на f2.
К примеру 40МГц превратить в 8МГц, путем деления на 5МГц.

Какие будут предложения?
Какие ограничения возникают при написании такого модуля?

Ничего не понял. Делим мегагерцы на мегагерцы и получаем мегагерцы?

[GGGG]

Ничего не понял. Делим мегагерцы на мегагерцы и получаем мегагерцы?

Сорри, уже поправил. Цифры были приведены как пример. А сделать хотелось бы делитель одной частоты на другую.

[dxp]

К примеру 40МГц превратить в 8МГц, путем деления на 5 Гц.

Ничего не понял. Делим мегагерцы на мегагерцы и получаем мегагерцы?

Сорри, уже поправил. Цифры были приведены как пример. А сделать хотелось бы делитель одной частоты на другую.

Как-то странно Вы поправили - мегагерцы в герцы перевели. Все равно делим частоту на частоту и получаем частоту. Наверное имелось в виду, что делим частоту в N раз и получаем поделенную частоту.

Сделать это достаточно просто - используйте счетчик. С другой стороны, если надо иметь синхронные клоки, то этот вариант не пойдет. Для получения синхронных клоков надо использовать специальные аппаратные средства типа PLL. В этом случае коэффициенты умножения/деления, фазовые сдвиги и прочее задаются не HDL описанием, а с помощью параметров модуля, соответствующего аппаратному PLL.