Асинхронная запись данных в ПЛИС, глючит иногда Опции

[penauch]

требуется считывать данные из шины в ПЛИС (запись в регистры аппаратуры-ПЛИС)

CS - выбор кристалла ПЛИС (активный 0)
WE - разрешение записи (активный 0)
D0..D7 - данные
A0 - адрес (при обращении к регистрам должен быть 1, иначе увеличение адреса памяти (прикручена к ПЛИС))

написал такое:

Код

process(CS,WE,A0)
begin
if CS='0' then -- если CS=0 активен
  if rising_edge(WE) then --если пришёл фронт WE данные должны защёлкнуться
   if A0='1' then --если регистры
    Register(7 downto 0)<=D(7 downto 0);
   else -- если не регистры
    VRAM_Address<=VRAM_Address+1; -- увеличиваем адрес памяти    
   end if;
  end if;
end if;
end process;

Оно работает, но иногда глючит...

Шина хоста (со стороны CPU) имитируется портами PIOA контроллера AT91SAM7S64.
Связаны ли глюки с тем, что имитировать шину портами нежелательно из-за выбросов ?

или не так делаю?

Сообщение отредактировал penauch - Nov 2 2009, 23:41

[Builder]

требуется считывать данные из шины в ПЛИС (запись в регистры аппаратуры-ПЛИС)

Оно работает, но иногда глючит...

или не так делаю?

А что дальше с данными делаете? И в чём глюки?
Как осуществляете синхронизацию асинхронной и синхронной части проекта?

[penauch]

И в чём глюки?

Разобрался с проблемой!

Нужно было считывать по спаду сигнала записи!

Код

process(Port_WE,Port_CS)
begin
if (falling_edge(Port_WE) and Port_CS='0') then
  --Register
  if Port_A='0' then
  --Data
  else
  end if;
end if;
end process;

Отлично работает при условии, что Port_WE опустится чуть-позже, чем Port_CS. Если одновременно - не сработает.

Можно было сделать Port_CSWE<=Port_CS or Port_WE и анализировать по falling_edge(Port_CSWE), но при этом данные недостоверны!

Есть ли какие нибудь мысли как можно сделать корректную фиксацию данных на шине при одновременном опускании CS и WE ?

Сообщение отредактировал penauch - Nov 4 2009, 02:43

[SM]

Есть ли какие нибудь мысли как можно сделать корректную фиксацию данных на шине при одновременном опускании CS и WE ?

Есть мысли...

Код

// данные - сделать прозрачную защелку:

wire dsel = A0 & !CS & !WE;
always @*
  if (dsel) Register <= D;

// адрес - сделать счетчик по началу цикла

wire asel = !A0 & !CS & !WE;

always @(posedge asel)
  VRAM_Address<=VRAM_Address+1'b1;

Только надо быть очень внимательным в части изучения временных диаграмм входных сигналов, чтобы asel/dsel были без глитчей. Никакое обконстреивание тут не спасет.

[penauch]

Есть мысли...

Код

// данные - сделать прозрачную защелку:

wire dsel = A0 & !CS & !WE;
always @*
  if (dsel) Register <= D;

// адрес - сделать счетчик по началу цикла

wire asel = !A0 & !CS & !WE;

always @(posedge asel)
  VRAM_Address<=VRAM_Address+1'b1;

Только надо быть очень внимательным в части изучения временных диаграмм входных сигналов, чтобы asel/dsel были без глитчей. Никакое обконстреивание тут не спасет.

Verilog не знаю
Что значит always @ в двух ваших случаях?

Ну или на словах , если перевод в vhdl затруднителен..

Сообщение отредактировал penauch - Nov 4 2009, 11:36

[SM]

Что значит always @ в двух ваших случаях?

В первом случае это такой процесс, в списке чувствительности которого перечислены все сигналы, которые задействованы внутри процесса, т.е. dsel и D. Во втором случае - rising_edge(asel).