реклама на сайте
подробности

 
 
> Nios II IDE, беспатный... breakpoint??
diwil
сообщение Nov 3 2009, 14:02
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 366
Регистрация: 5-09-06
Из: Санкт-Петербург
Пользователь №: 20 107



Уважаемые, подскажите пожалуйста,

У меня есть установленный ква 9 и все что с ним бесплатное с сайта альтеры.

Я генерю процессор в котором:
on-chip memory 16k
nios II/s cpu
pio_0 - input 32pin
pio_1 - input, sync IRQ, 1pin
poi_2 - output, 8 pin

Далее, запускаю ниос ИДЕ, описываю пустой проект и один файл в нем - main.c
Этот файл содержит следующий код:

#include <stdlib.h>
volatile long long a,b,c;

int main()
{
a = 100;
b = 0xfff;
c = a*b >> 31;
return 0;
}

в каждой строчке ставлю по бряку и запускаю в симуляторе инструкций.

Зараза, не останавливается...

За сим вопросы:
1. Что я делаю не так здесь?
2. Можно ли в симуляторе посчитать количество тактов на выполнение куска кода? как?

Далее - мне нужно всего лишь вот что от проца:
1. По нарастающему фронту на pio_1 прочитать что на pio_0.
2. Обработать это и данные и выдать на pio_3.

И еще - я вижу, что после компиляции моей проги, инициализация занимает около 8К кода. нельзя ли эту цифру сильно уменьшить путем исключения избыточной инициализации?
Ведь нужно только обнулить .bss и проинициализировать .data
Если да, то как?

Заранее благодарен.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Kuzmi4
сообщение Nov 10 2009, 11:09
Сообщение #2


Гуру
******

Группа: Свой
Сообщений: 3 304
Регистрация: 13-02-07
Из: 55°55′5″ 37°52′16″
Пользователь №: 25 329



2 Alezi
Для затравки читаем это, раздел 8 - "Exception Handling" - там всё написано и написано где есчё посмотреть laughing.gif .

По идее под ответ вам подходит страница 206
Цитата
Internal or External Interrupt Controller
The Nios II IIC is nonvectored, requiring the processor to dispatch ISRs with a
software routine. An EIC, by contrast, can be vectored. With a vectored EIC, such as
the Altera® VIC, ISR dispatch is managed by hardware, eliminating the processing
time required for ISR dispatch, and substantially reducing hardware interrupt
response time.
An EIC has no impact on software exception latency or response time.
Shadow Register Sets
In conjunction with an EIC, shadow register sets speed up hardware interrupt
response by making it unnecessary to save registers on the stack. This feature has no
impact on interrupt latency, but significantly reduces interrupt response time.
Shadow register sets have no impact on software exception response time.

ну и дальше по тексту smile.gif

Я так понимаю у вас там нет VIC в вашей системе, так ? Засандальте его и померяйте время wink.gif по идее должно уменьшится
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 19th August 2025 - 19:10
Рейтинг@Mail.ru


Страница сгенерированна за 0.01396 секунд с 7
ELECTRONIX ©2004-2016