Interconnect switch в Wishbone, кто как реализовывает арбитраж ?? Опции

[Kuzmi4]

Здравствуйте.

Собственно вопрос такой - есть мастера и слейвы, шина выбрана Wishbone, реализация времянок понятна со спецификации, но логика построения а-ля Interconnect fabric(avalon) (арбитража взаимодействия мастеров) для Wishbone остаётся на разработчике .
В прицнипе есть пару идей реализации, но хотелось бы услышать у людей кто с этим сталкивался - как проще и быстрей это делать?

[Kuzmi4]

Появилось время, решил загнать вашу реализацию в Synplify(2009.06sp1) и посмотреть что там будет (камень XC5VLX50T-1136-1), настройки по дефолту (всмысле ничего не пытался руками докрутить).

В результате Estimated Frequency 327.8 MHz.
Вырезка с лога:

.....
Worst Path Information

***********************
Path information for path number 1:
Requested Period: 2.593
- Setup time: 0.004
+ Clock delay at ending point: 4.116
= Required time: 6.705

- Propagation time: 3.047
- Clock delay at starting point: 4.116
= Slack (critical) : -0.458

Number of logic level(s): 3
Starting point: genblk0\.slave_ports_gen\[3\]\.m_port.genblk2\.genblk3\.rra.last_grant[1] / Q
Ending point: genblk0\.slave_ports_gen\[3\]\.m_port.genblk2\.genblk3\.rra.last_winner[0] / D
The start point is clocked by wb_cross|wb_clk [rising] on pin C
The end point is clocked by wb_cross|wb_clk [rising] on pin C

...
***********************

Resource Usage Report for wb_cross

Mapping to part: xc5vlx50tff1136-1
Cell usage:
FDC 10 uses
FDCE 17 uses
GND 1 use
VCC 3 uses
LUT2 2 uses
LUT3 4 uses
LUT4 15 uses
LUT5 43 uses
LUT6 474 uses
LUT6_2 12 uses

....

Mapping Summary:
Total LUTs: 550 (1%)

Так что с первого взгляда для хилых покатить должно ..

Вот что не понял - так это иерархию вообсче (собирал как топ wb_cross.v, исходил из Crossbar Switch Interconnection мировоззрений так сказать, не ясно зачем bus[шаред?] и s_port[если слейв - почему его нет cross-е?]). Когда будет время, выложите пожалуста хоть какою нибудь рид-мю