Делитель f1 на f2, это возможно? Опции

[GGGG]

Доброго всем времени суток!

Помогите определиться с возможными вариантами решения задачки:
Есть 2-а clock сигнала с частотами f1 и f2, причем f1 > f2. Хотелось бы написать на VHDL универсальный модуль делителя f1 на f2.
К примеру 40МГц превратить в 8МГц, путем деления на 5 Гц.

Какие будут предложения?
Какие ограничения возникают при написании такого модуля?

Спасибо.

Сообщение отредактировал GGGG - Nov 29 2005, 08:34

[GGGG]

Хм.. я хотел предложить проводить нормировку одного сигнала относительно другого, избегая при этом использования третьего - опорного сигнала. Но вот как сделать так чтобы эта задача была "параметрической". Т.е. в идеале мне было неважно иметь значение коэффициента, а деление (или если хотите преобразование) происходило в "автоматическом" режиме.

И все-таки как все это запихнуть в кубик с 2-я входами и 1 выходом?

С уважением, GGGG.