Чтение данных из CPU в FPGA, vhdl Опции

[%-)]

сигналы:
ce - выбор ПЛИС (активное 0)
we - запись в ПЛИС (активное 0)
d[7 downto 0] - данные которые надо записать в ПЛИС

как сделать простейшее чтение данных из шины процессора в ПЛИС на vhdl ?

наподобие как запись в SRAM

[SFx]

а почему шина адреса не используется? все подряд данные собираетесь в плис гнать?
конструкцию модуля определяет не только входной, но и выходной интерфейс.
выходной интерфейс каким планируете ?
какое количество данных будете записывать в плис? как будете эти данные систематизировать?

[%-)]

а почему шина адреса не используется? все подряд данные собираетесь в плис гнать?

да.

конструкцию модуля определяет не только входной, но и выходной интерфейс.
выходной интерфейс каким планируете ?

только запись в ПЛИС.

какое количество данных будете записывать в плис? как будете эти данные систематизировать?

нужно передавать байты данных в ПЛИС. один за другим.
ассертить cs в 0 на время всей передачи запрещается - щёлкать 1-0-1 для каждого байта.

вот на верилоге. на вхдл сами переводите если очень надо, не люблю монстров. Только тут еще сигнал OE есть, который, наверное, вы забыли.

Код

module simple_reg (d, nce, noe, nwe);
  inout [7:0] d;
  input nce, nwe, noe;

  reg [7:0] rg;

  // latch data from bus by nwe low
  always @*
    if (!nce & !nwe) rg <=  d;

  // read to bus while nce & noe low
  assign d = (nce | noe) ? 8'hzz : rg;

endmodule

Перевёл:

Код

process
begin
if ce='0' and we='0' then
  rg<=d;
end if;
end process;

d<=(others => 'Z') when ce=1 or oe=1 else rg;

праильно?

что-то совсем всё просто получается... слыхал что по фронту нужно фиксировать данные, а не по уровню. кому верить?