Чтение данных из CPU в FPGA, vhdl Опции

[%-)]

сигналы:
ce - выбор ПЛИС (активное 0)
we - запись в ПЛИС (активное 0)
d[7 downto 0] - данные которые надо записать в ПЛИС

как сделать простейшее чтение данных из шины процессора в ПЛИС на vhdl ?

наподобие как запись в SRAM

[SFx]

а почему шина адреса не используется? все подряд данные собираетесь в плис гнать?
конструкцию модуля определяет не только входной, но и выходной интерфейс.
выходной интерфейс каким планируете ?
какое количество данных будете записывать в плис? как будете эти данные систематизировать?

[%-)]

а почему шина адреса не используется? все подряд данные собираетесь в плис гнать?

да.

конструкцию модуля определяет не только входной, но и выходной интерфейс.
выходной интерфейс каким планируете ?

только запись в ПЛИС.

какое количество данных будете записывать в плис? как будете эти данные систематизировать?

нужно передавать байты данных в ПЛИС. один за другим.
ассертить cs в 0 на время всей передачи запрещается - щёлкать 1-0-1 для каждого байта.

вот на верилоге. на вхдл сами переводите если очень надо, не люблю монстров. Только тут еще сигнал OE есть, который, наверное, вы забыли.

Код

module simple_reg (d, nce, noe, nwe);
  inout [7:0] d;
  input nce, nwe, noe;

  reg [7:0] rg;

  // latch data from bus by nwe low
  always @*
    if (!nce & !nwe) rg <=  d;

  // read to bus while nce & noe low
  assign d = (nce | noe) ? 8'hzz : rg;

endmodule

Перевёл:

Код

process
begin
if ce='0' and we='0' then
  rg<=d;
end if;
end process;

d<=(others => 'Z') when ce=1 or oe=1 else rg;

праильно?

что-то совсем всё просто получается... слыхал что по фронту нужно фиксировать данные, а не по уровню. кому верить?

[SM]

слыхал что по фронту нужно фиксировать данные, а не по уровню. кому верить?

Так расскажите побольше. Может и по фронту нужно у вас. Вы же сказали, "как в SRAM", я подразумевал, что как в асинхронную SRAM. А если по фронту, то еще и тайминги все рассказывайте. А может у вас там еще и к клоку надо все привести. В общем - телепаты в отпуске, каков вопрос, таков ответ.

[%-)]

Так расскажите побольше. Может и по фронту нужно у вас. Вы же сказали, "как в SRAM", я подразумевал, что как в асинхронную SRAM. А если по фронту, то еще и тайминги все рассказывайте. А может у вас там еще и к клоку надо все привести. В общем - телепаты в отпуске, каков вопрос, таков ответ.

зря обижаетесь. вашим ответом доволен. просто я сам не знаю какой тайминг подойдет лучше.

Скажу лучше процессор. ADSP BF533. Именно он будет слать данные. Через асинхронный банк

Setup=1 такт, we=1 такт , hold =0 тактов. Частота clk=133.3333 МГц

Не понятно по каким признакам вести запись(фронты или уровни?)

Сообщение отредактировал %-) - Nov 23 2009, 07:19

[Dima_G]

зря обижаетесь. вашим ответом доволен. просто я сам не знаю какой тайминг подойдет лучше.

Скажу лучше процессор. ADSP BF533. Именно он будет слать данные. Через асинхронный банк

Setup=1 такт, we=1 такт , hold =0 тактов. Частота clk=133.3333 МГц

Не понятно по каким признакам вести запись

Лучше привести внешние сигналы к глобальному клоку ФПГА + добавить цепочку триггеров для подавления метастабильности