| |
 Чтение данных из CPU в FPGA, vhdl |
|
|
|
 |
Ответов
|
|
 Nov 23 2009, 15:04
|
Знающий
Группа: Свой
Сообщений: 680
Регистрация: 11-02-08
Из: Msk
Пользователь №: 34 950
|
Цитата(SM @ Nov 23 2009, 17:55)  Ну вы бы асики-то не приплетали... Там все на так, как в фпга, и вряд-ли товарищ на них нацелен. Кстати, что касается нагрузки в асиках, тоже все как когда. Бывает лучше триггер на входе посадить, а бывает - дерево буферов раскидать, раз на раз не приходится. Но к фпга это все равно отношения не имеет. Да в ПЛИС все то же самое, только вариантов влево-право меньше (что хуже, на самом деле). Если забито у цепи 20 нагрузок, то хоть об колено бейся, 21 не получишь(предположим, региональные клоки и пр. заняты). Приходится лишние триггера ставить, где можно. Или представьте, что входная защелка находится прямо в i/o пине и использует в качестве CE (или OE для бидира) внешний же сигнал - это какой route получится? Вот об этом я и писал выше Да и асик тут очень при чем получается: поскольку, отлаживается он всегда в ПЛИС, а модель писать приходится совсем не с учетом ПЛИСовских фенечек. И проблем решать приходится подчас целых две - чтобы и там и там времянка хорошая была. Тут мое твердое мнение, что модель для асика должна быть прогнана в ПЛИС на 100%, за исключением только лишь заказных блоков. Чем больше мест в коде отличаются дефайнами ПЛИС/асик, тем больше косяков потом может вылезти.
Сообщение отредактировал Shivers - Nov 23 2009, 15:10
|
|
|
|
|
|
Сообщений в этой теме
 %-) Чтение данных из CPU в FPGA Nov 23 2009, 06:08 SFx а почему шина адреса не используется? все подряд д... Nov 23 2009, 06:22  %-) Цитата(SFx @ Nov 23 2009, 10:22) а почему... Nov 23 2009, 06:57 SM Цитата(%-) @ Nov 23 2009, 09:57)... Nov 23 2009, 07:04 %-) Цитата(SM @ Nov 23 2009, 10:04) Так расск... Nov 23 2009, 07:17 Dima_G Цитата(%-) @ Nov 23 2009, 11:17)... Nov 23 2009, 07:20 SM вот на верилоге. на вхдл сами переводите если очен... Nov 23 2009, 06:39 SM Вы сначала определитесь, что эти данные с выхода р... Nov 23 2009, 07:20 dvladim Цитата(%-) @ Nov 23 2009, 11:17)... Nov 23 2009, 08:34 %-) диаграммы ниже.
отвечаю на вопросы от SM
данные ... Nov 23 2009, 08:37 SM Тогда, наверное, надо работать по CLKOUT (если ПЛИ... Nov 23 2009, 08:52 dvladim Цитата(%-) @ Nov 23 2009, 12:37)... Nov 23 2009, 09:03 Shivers Смотря какие тайминги, и смотря как скорость ПЛИС.... Nov 23 2009, 09:46 des00 Цитата(Shivers @ Nov 23 2009, 03:46) Смот... Nov 23 2009, 10:43 Shivers Цитата(des00 @ Nov 23 2009, 13:43) при ра... Nov 23 2009, 12:40 des00 Цитата(Shivers @ Nov 23 2009, 06:40) Это ... Nov 23 2009, 14:27 Shivers Цитата(des00 @ Nov 23 2009, 17:27) Вы одн... Nov 23 2009, 14:49 SM Цитата(Shivers @ Nov 23 2009, 18:04) Если... Nov 23 2009, 15:06 dvladim Цитата(Shivers @ Nov 23 2009, 16:40) Это ... Nov 23 2009, 20:45 %-) вот часть дизайна, которая перехватывает обращение... Nov 23 2009, 23:13 BSV Делал интерфейс с Блэкфином на Спартан 3. Использо... Nov 24 2009, 01:11 %-) Цитата(BSV @ Nov 24 2009, 05:11) В коде и... Nov 24 2009, 02:37 des00 Цитата(%-) @ Nov 23 2009, 20:37)... Nov 24 2009, 04:19 SM Еще констрейны покажите. Исходника мало. Nov 24 2009, 05:55 %-) Цитата(SM @ Nov 24 2009, 08:55) Еще конст... Nov 24 2009, 06:44 SM Цитата(%-) @ Nov 24 2009, 09:44)... Nov 24 2009, 07:13 SFx констрейны - это ограничения, которые требуется вы... Nov 24 2009, 07:18 %-) Цитата(SFx @ Nov 24 2009, 10:18) констрей... Nov 24 2009, 07:22 SM Цитата(%-) @ Nov 24 2009, 10:22)... Nov 24 2009, 07:25 %-) Цитата(SM @ Nov 24 2009, 11:25) Создаете ... Nov 24 2009, 08:22 SM Цитата(%-) @ Nov 24 2009, 11:22)... Nov 24 2009, 08:24 %-) Цитата(SM @ Nov 24 2009, 12:24) А дальше ... Nov 25 2009, 05:46 dvladim Цитата(%-) @ Nov 24 2009, 06:37)... Nov 24 2009, 19:17 %-) проблема почти полностью решена с помощью буфера м... Nov 25 2009, 03:15 SM для WE - если он заведен как тактовый сигнал creat... Nov 25 2009, 11:22
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|
