Делитель f1 на f2, это возможно? Опции

[GGGG]

Доброго всем времени суток!

Помогите определиться с возможными вариантами решения задачки:
Есть 2-а clock сигнала с частотами f1 и f2, причем f1 > f2. Хотелось бы написать на VHDL универсальный модуль делителя f1 на f2.
К примеру 40МГц превратить в 8МГц, путем деления на 5 Гц.

Какие будут предложения?
Какие ограничения возникают при написании такого модуля?

Спасибо.

Сообщение отредактировал GGGG - Nov 29 2005, 08:34

[Xorval]

Хм.. интересно... но тогда можно и так:
т.к. f1 > f2 (наложем ограничения в 10 раз) то в качестве опорной частоты можно взять f1.
После этого поставить счетчик переходов f1 за период f2. Получаем число, которое соответсвуюет значию частоты которую надо получить на f3. Но это не коэффициент деления ... по-моему .
Следовательно, частотомер не поможет или что-то не ясно.

Вот, вот!
Тут вы как раз и уперлись в размерность. Полученное число будет равно f3, выраженной в герцах (или, например, в смупсах , так как оно безразмерное). Однако получить эту f3 без третьего генератора (с фиксированной частотой) не выйдет. Так как f1 и f2 заранее неизвестны, то вся система не имеет в явном виде никакой опорной частоты, относительно которой можно было бы все считать.

Хорошей аналогией может служить задача отмерить отрезок с длиной равной отношению длин двух других отрезков - например 10м и 2м. Смотрим, что отрезок2 укладывается в отрезок1 5 раз. Однако без мерного 1-метрового отрезка мы все равно 5-метровый не построим.

Так что берите опорный генератор (например тактовую частоту процессора) и синтезируйте f3 обычными способами. А ее значение и в самом деле получится на выходе вашего счетчика.