VHDL синтезирование задержек Опции

[%-)]

нужно сформировать из исходного сигнала - сигнал с некой задержкой 10 - 30 нс

ПЛИС Cyclone-II с градацией -8

Можно ли синтезировать задержки таким способом:

...
signal a:std_logic;
signal b:std_logic;
...
b<=a or a; -- 8NS Delay

b<=(a or a) or a; --16NS delay

или синтезатор оптимизирует и обрежет?

как правильнее? (PLL и внешнююсинхронизацию не предлагать)

[%-)]

уговорили.
буду на синхронке делать.

есть CLKOUT - выход с процессора, к нему привязаны все времянки остальных сигналов:

we - строб записи
a - адрес
d - данные
cs - выбор чипа

времянка на рисунке ниже.

Tsetup=2clk
Thold =1 clk
Twrite=2 clk
Ttransition=1 clk

Помогите пожалуйста кодом - как можно сделать синхронно!

Сообщение отредактировал %-) - Nov 30 2009, 06:41

Эскизы прикрепленных изображений