Верификация процессорного ядра Опции

[flipflop]

Последнюю неделю бьюсь над задачей верификации процессорного ядра (RISC архитектура (load/store), 6 ступенчатый конвейер команд, только целочисленная математика). Задача для меня совсем новая (раньше делал только математику и коммуникационные контроллеры), поэтому не знаю даже с какой стороны подойти.

Пока родилась следующая структура: Есть эталонная модель на SystemC (потактовая, тоже с конвейерными регистрами, но вместо логики обычные C++ методы).
На эталонной модели и верифицируемой RTL-модели прогоняется набор тестовых программ и на каждом такте сверяется содержимое конвейерных регистров. После прогона получаем список команд (а также номер такта и название конвейерного регистра), на которых обнаружены ошибки.

Может ли кто-нибудь поделиться опытом, как на практике верифицируют процессоры и покритиковать мой подход?

[iosifk]

Я делал процессорные ядра.
Что могу сказать?
на самом деле когда нет обратной записи или перезагрузки конвейера, то все довольно прозрачно.
вся хитрость начинается именно в том случае, когда появляются команды типа SKIP, JMP, CALL. Ну и обратные команды возвратов. Надо проверять, когда идут подряд две "атомные" операции, например комбинации пропусков и переходов... обратной записи и переходов.
Что касается методологии тестирования, то постарайтесь достать мой "Краткий Курс HDL", раздел о тестировании... Или закажите диск... Или читайте файлы на сайте у Ментора...
На самом деле, эта тема для меня довольна интересна.
Если будут вопросы - пишите письмом..
Моя методика такова: сначала я делал сам процессор, потом к нему софт симулятор+ассемблер+формирователь дампа. Это все есть в моих статьях..
Сейчас не могу писать больше, т.к. через 40 минут иду читать вебинар "Про Ethernet"... Приходите слушать... Я о вебинаре сделал отдельный пост..
Удачи...