Верификация процессорного ядра Опции

[flipflop]

Последнюю неделю бьюсь над задачей верификации процессорного ядра (RISC архитектура (load/store), 6 ступенчатый конвейер команд, только целочисленная математика). Задача для меня совсем новая (раньше делал только математику и коммуникационные контроллеры), поэтому не знаю даже с какой стороны подойти.

Пока родилась следующая структура: Есть эталонная модель на SystemC (потактовая, тоже с конвейерными регистрами, но вместо логики обычные C++ методы).
На эталонной модели и верифицируемой RTL-модели прогоняется набор тестовых программ и на каждом такте сверяется содержимое конвейерных регистров. После прогона получаем список команд (а также номер такта и название конвейерного регистра), на которых обнаружены ошибки.

Может ли кто-нибудь поделиться опытом, как на практике верифицируют процессоры и покритиковать мой подход?

[Leka]

Но не на аппаратном уровне. На программном: прыгнули, все регистры выгрузили в стек, переключились, загрузили новый указатель стека, загрузили регистры из нового стека итд.

Simultaneous Multi-Threading для повышения производительности - там все на аппаратном уровне, и никаких лишних копирований.

Для навороченного ядра исполняемые инструкции могут вообще не совпадать со входными(оптимизация обращений к памяти, например). Так что просто проверять контрольные точки программы(результат), имхо. Обнаружили ошибку - посеять дополнительные точки. Либо детально описывать все нюансы RTL-поведения(SVA) - на порядок больше работы(за ту-же зарплату).

Внутренней. Block Ram

Тогда советую пересмотреть архитектуру(если проц не для ASIC) и/или HDL-описание(избегать "case"-стиля описания АЛУ и др блоков) - кэши/MMU и тп призваны оптимизировать обращения к внешней памяти FPGA.

У меня все проще, некоторыми идеями аппаратной многопоточности воспользовался только для организации прерываний и выполнения фоновых задач, не для повышения производительности.