Нужно цифровой клок около 30 МГц поделить на 2.5 (из 30 должно получится 12 МГц). Т.е. если сигнал на входе: ┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌ ┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘ То на выходе надо получить: ┌────┐.........┌────┐.........┌────┐.........┌ ┘.........└────┘.........└────┘.........└────┘
Желательно сделать на стандартной логике 1554, хотя в крайнем случае можно на ПЛИС. Помогите придумать схему попроще, чтоб микросхем не слишком много получалось.
To SM. Туго Verilog понимаю, VHDL пользую. "assign out = mux_reg ? neg_reg : pos_reg;" - если я понял - комбинационная функция, шилки не будет?
AVR не пользую, но практически во всех семействах микроконтроллеров есть внешняя синхронизация таймеров, а во многих и УСАРТов. Может самое тривиальное решение - подать в разные ноги контроллера разные частоты и не рисовать никакой схемы?
Поделить частоту на 2.5
Dec 4 2009, 18:27
