Цитата(cioma @ Dec 25 2009, 16:57)

У нас с ними никогда проблем не было. Опишите систему и как тестируете.
Имеется плата, на ней ПЛИС(CycloneII) и четыре DP83848. Имеется два компьютера - один подключен к первому трансиверу, второй соответственно ко второму. Начинаем с первого компа лить пакеты на второй - все замечательно, практически ничего не теряется. Далее начинаем ту же самую процедуру только между двумя компьютерами сразу(генерируем несколько тысяч пакетов на обоих компах), и в определенный момент происходит сбой приема. Поясню - при приеме пакета на RMII-интерфейсе начинают появляться данные и что самое интересное эти данные правильные, т.е. пакет в целом не битый, но где то под конец приема пакета происходит затык, вместо передаваемых данных ТРАНСИВЕР вставляет какой-то свой паттерн, что-то вроде FF. Естественно CRC не сходится и все летит к чертям. Принятые пакеты смотрятся в SignalTap'е(средство Quartus). Быть может это железная проблема, на что в первую очередь обратить внимание в схеме?