Как объявить Local Clock в проекте Опции

[chel]

Добрый день. Использую Xilinx Spartan 3a. Всегда работал с глобальным clk. А тут возникла необходимость использовать локальный.
Подскажите пож. как объявить в проекте, что данный сигнал является Local Clock. И где почитать про локальный клок подробнее?
Заранее благодарен.

[dspx]

Добрый день. Использую Xilinx Spartan 3a. Всегда работал с глобальным clk. А тут возникла необходимость использовать локальный.
Подскажите пож. как объявить в проекте, что данный сигнал является Local Clock. И где почитать про локальный клок подробнее?
Заранее благодарен.

Не совсем понятно, что будет источником вашего локального клока? Глобальный клок заведенный в магистраль через BUFGMUX будет разведен к каждому SLICE, использующему этот клок. Далее вы можете сделать локальную ветку этого клока, пропустив его ,например , через LUT. Собственно, любой выход любой логики можно использовать как локальный клок, но он будет уже разводиться по обычным линиям межсоединений, поэтому эти пути нужно внимательно констрэйнить.

[andrew_b]

Далее вы можете сделать локальную ветку этого клока, пропустив его ,например , через LUT. Собственно, любой выход любой логики можно использовать как локальный клок, но он будет уже разводиться по обычным линиям межсоединений, поэтому эти пути нужно внимательно констрэйнить.

Поэтому надо никогда так не делать!

[dspx]

Поэтому надо никогда так не делать!

Вы не совсем правы. Иногда так приходится делать. Яркий пример - контроллер DDR/DDR2 от Xilinx. Для формирования клока защелкиваемых данных в BRAM при чтении . Там на каждый read DQS, свой локальный клок. Судя по всему топикстартера интересует именно этот дизайн. Для этого нужно сгенерить любой дизайн коркой MIG2.x и посмотреть как там сделан блок чтения данных из ДДР. Там и констрэйны есть.

[DmitryR]

Вы не совсем правы. Иногда так приходится делать. Яркий пример - контроллер DDR/DDR2 от Xilinx. Для формирования клока защелкиваемых данных в BRAM при чтении . Там на каждый read DQS, свой локальный клок.

1. DQS не является выходом логики, он приходит с лапы.
2. В этом контроллере уже все сделано внутри, и ничего доделывать и констрейнить не надо: надо просто включить сгенерированный код и UCF, и все заработает. А пользовательский интерфейс там тоже банальный, на одном клоке.

[dspx]

1. DQS не является выходом логики, он приходит с лапы.
2. В этом контроллере уже все сделано внутри, и ничего доделывать и констрейнить не надо: надо просто включить сгенерированный код и UCF, и все заработает. А пользовательский интерфейс там тоже банальный, на одном клоке.

DQS - не является, а клок стробирующий захват данных при чтении - является. Запись данных в BlockRAM стробируется внутренним клоком, именно с выхода логики, формирующей "внутренний" DQS. Понятно, что на ее входе - входной пин DQS с памяти.