Делитель f1 на f2, это возможно? Опции

[GGGG]

Доброго всем времени суток!

Помогите определиться с возможными вариантами решения задачки:
Есть 2-а clock сигнала с частотами f1 и f2, причем f1 > f2. Хотелось бы написать на VHDL универсальный модуль делителя f1 на f2.
К примеру 40МГц превратить в 8МГц, путем деления на 5 Гц.

Какие будут предложения?
Какие ограничения возникают при написании такого модуля?

Спасибо.

Сообщение отредактировал GGGG - Nov 29 2005, 08:34

[GGGG]

Да, без опорного сигнала не получаеться ни как .

Поэтому, решение было построено на принципе 3 входа 1 выход:
Входы:
1,2 - входы сигналов, которые надо поделить
3 - опорник
Выходы:
1 - результат

частота опорника должна быть >=10*максимальная частота 1 или 2 входа. (это одно из ограничений)
А так получаеться вся структура построена на счетчиках.

Всем спасибо за участие.