Cyclone III PLL bug, Откуда дровишки(+) Опции

[des00]

Добрый день господа!

Есть у меня проект Cyclone III (25 ка, 7 ка в TQFP144 корпусе), наблюдается там занятнейший баг.

Схема следующая ClockGen -> FPGA -> АЦП. Тактирование АЦП идет от ПЛИС (так сделано для удешевления, на Cyclone I/II работает без проблем). Сигнал переноситься из третьей зоны найквиста на ПЧ, потом идет обработка. С генератора идет тактовая 96МГц. Для эксперимента сделано две сборки : 1. Клок для АЦП берется с ПЛИС напрямую со входного порта. 2 Клок для АЦП берется с PLL в режиме работы 1:1. В остальном прошивки абсолютно одинаковые. С выхода АЦП сигнал сливается на комп, где по нему строим фурье.

1 ая сборка спектр сигнала чистый, а вот на второй видно что принимается два спектра сигнала, нужный и мешающий, с отстройкой по частоте на пару МГц. В процессе копания платы в спектре выходного сигнала PLL нашлась частота, преобразование которой дает мешающий спектр. Вот история в картинках

Входной клок на ПЛИС 96МГЦ

Выходной клок с ПЛИС с работающей PLL

Частота, преобразование с которой крайне не айс

Та же частота когда работаем с 1 ой сборкой


PLL стоит в режиме Auto (хотя проверял режимы Low/Medium/High), частота ГУНа 576МГц. Главный вопрос откуда взялась частота в 336МГц? На плате нет источников сигнала такой, либо кратной частоты, на гармонику ГУНа это тоже не похоже. Еще вопрос что такого PLL сделала с чистым сигналом, что его так разнесло?

Питание ПЛИС и PLL сделано как по даташиту. В схеме стоят импульсники, но замена их на хороший лабораторный источник питания результатов не дает. И самое занятное что точно так же сделаны платы на Cyclone I/II, там таких проблем нет. Это особенность третьих сыклонов, или особенность корпуса ?

ЗЫ. Может быть Stewart Little поможет выяснить ситуацию

[vadimuzzz]

еще вопросик: а как в проекте с пинами? сколько используется/не используется. как сконфигурированы те, что не используются. особенно интересно в районе клока.

и еще, возвращаясь к варианту с PLL. логика запитывается с PLL_OUT, как и АЦП? или на логику идет GCLK(PLL_IN), а на АЦП PLL_OUT?

[des00]

еще вопросик: а как в проекте с пинами? сколько используется/не используется. как сконфигурированы те, что не используются. особенно интересно в районе клока.

кхм, в посте 33 об этом писал %) Фотографии в посте 1 сделаны при использовании 10 пинов АЦП, 1 клок + 12 пинов усб. Клок выводился по разному, в том числе GND GND CLK GND GND. Уменьшения заметно не было.

и еще, возвращаясь к варианту с PLL. логика запитывается с PLL_OUT, как и АЦП? или на логику идет GCLK(PLL_IN), а на АЦП PLL_OUT?

вопрос не понятен. Используется вывод PLLCLKOUT с с0 выхода PLL и потом глобальный тактовый буфер.

[vadimuzzz]

вопрос не понятен. Используется вывод PLLCLKOUT с с0 выхода PLL и потом глобальный тактовый буфер.

а потом с буфера и на АЦП, и на логику? я к тому, что у вас по всей микрухе параллельно идут клок и мешающий строб. тут как ни крутись, а перекрестных помех не избежать (кстати, об этом намекает спектр, помеха села аддитивно), особенно при таком кол-ве задействованной логики. поэтому клок для АЦП стоит развязывать от клока ПЛИС всеми способами. один вариант предложил VslavX. я говорю примерно о том же: вход с GCLK идет на глобальный буфер (для запитки логики) и на вход PLL (только для АЦП). при таком раскладе длина трассы клока АЦП внутри ПЛИС минимальна и на ней не сидят "левые" потребители. или логику запитать с PLL, а на АЦП пробросить входной клок. а лучше так - сделать 2 выхода с PLL, с0 - на пин для АЦП, c1 для логики.

[des00]

а потом с буфера и на АЦП, и на логику? ....

либо мы с вами читаем разные даташиты, либо что-то не так %)

Cyclone III Device Handbook -> 6. Clock Networks and PLLs in Cyclone III Devices -> Cyclone III PLL -> External Clock Outputs

Each Cyclone III PLL supports one single-ended clock output (or one differential pair). Only the C0 output counter can feed the dedicated external clock outputs, as shown in Figure 6–9, without going through the global clock network. Other output counters can feed other I/O pins through the global clock network

Я понимаю это так, что используется самая оптимальная схема вывода клока из ПЛИС, как с точки зрения джиттера, так и с точки зрения наводок. Глобальный буфер ставиться уже после точки ответвления клока на PLLCLKOUT. Потому роли и не играет.

вход с GCLK идет на глобальный буфер (для запитки логики) и на вход PLL (только для АЦП). при таком раскладе длина трассы клока АЦП внутри ПЛИС минимальна и на ней не сидят "левые" потребители. или логику запитать с PLL, а на АЦП пробросить входной клок.

это только в том случае если частота генератора равна требуемой частоте, в моем случае это не так.

а лучше так - сделать 2 выхода с PLL, с0 - на пин для АЦП, c1 для логики.

В посте 8 я писал что сделал сборку вообще без PLL, используя генератор и его деление на триггере. результат тот же самый. На клоке наводка.

Эскизы прикрепленных изображений