Бесплатный/недорогой софт для дизайна микросхем, Ищется что-то удобоваримое по возможностям и цене. Опции

[Chudik]

Ищется бесплатный или не слишком дорогой софт для дизайна. Может знает кто?
Интересуют spice совместимые симуляторы, layout, place'n'route

Для симуляции рассматривался Altium со встроенным симулятором, но он поддерживает не всё.
Cadence (или Synopsys, неважно) безумно дорогой - не для начинающей компании, хоть и с большими амбициями.

Для аналоговой части нашли
http://www.avocad.com/
http://www.polyteda.com/


Для цифровой части вроде есть Icarus Verilog (симуляция и синтез), но я как-то попробовал с ним поиграть, что-то в нём было не так, разбаловался нa ActiveHDL. Но одно дело, пока что-то для FPGA/CPLD посимулировать на почти лицензионном софте прежде, чем загнать в Altera/Xilinx для десятка-другого внутренних плат, а другое - покупать дорогой инструмент для стартапа.
Ну и после синтеза всё равно надо делать place'n'route и DRC.

С Cadence почти доторговались до достаточно разумных цен на выгодных условиях, но, тем не менее, хочется найти что-то подешевле.

Может есть что-то, что неизвестно нашим дизайнерам, но известное здешним форумчанам?

[Yuri Potapoff]

У кого-то сухари черствые, а у кого-то жемчуг мелкий.

Что вы подразумеваете под "разумной ценой" на продукт для проектирования микросхем?

[psygash]

Что вы подразумеваете под "разумной ценой" на продукт для проектирования микросхем?

"Разумная цена" не мой термин
Я так думаю, что с экономической точки зрения (т.е. влияния эффективности применения данного ПО на выпуск конечного продукта, в данном случае микросхемы) ПО не отличается от других производственных инструментов (например, станков каких-нибудь ). Соответственно методики подсчета "разумной цены" должны быть аналогичны. Это мое ИМХО как разработчика.
Если речь об университетских или государственных проектах то там могут быть другие соображения

ну (чисто IMHO, вмешаюсь) 50...150% от цены запуска на фабе. За то время, которое необходимо для разработки чипа. Если цена больше - нет смысла делать микруху, если это не что-то суперсверхнужное, а классика жанра - удешевление продукта на несколько единиц или десятков центов. Для разных технологий это совсем по-разному. Для 0.5um это вокруг $20K, а для 0.06.... там $десятокM... Так что кому что. Кому нужен асик на 0.5, имеющий шанс окупиться - одно, кому весь мир снабжать суперпроцессорами по 0.045 - другое.

Я так думаю неверно определять нужное ПО исходя из технологических норм. Для той же 0.6мкм проект может быть как чисто аналоговая ИС и тогда хватит и Tannerа. А может быть сложная mixed-signal схема или даже с RF и тогда только layout/DRC/LVS + spice + schematic не обойдешься.


И еще важно обратить внимание на поддержку фабриками вашего ПО. Если у фаба нет соответствующих дизайн-китов то разработчики поимеют много гемора. Конечно можно работать имея только правила проектирования и модели, но это удовольствие на любителя

А это и правильно. В чем рисовать топологию - это не суть, лишь бы GDS-II на выходе давал, вопрос лишь скорости и удобства. В чем симулировать - суть, но выбор очень большой, это не обязательно специализированные симуляторы для IC, лишь бы геометричекие модели поддерживали, да BSIM3&4.

Вопрос скорости и удобства использования это далеко не последний по важности вопрос. Можно конечно тратить время на войну с программами, их "фичами" и состыковкой друг с другом, но мне например времени жалко. Это время полезнее потратить на изучение литературы или "чаю" попить
С симуляторами тоже зависит от задачи. Часто нужна поддержка verilog-A, состыковка с HDL-симуляторами или могут требоваться специальные виды анализа.

Главное - LVS & DRC. Касаемо DRC - так тут еще и фаб проверит по любому, так что блохи и жуки его происхождения - no pasaran. LVS - узкий момент, но это то, на что стоит потратиться, ибо дает гарантию того, что Вы развели именно то, что хотели, а не Вас развели . Но опять же - с LVS - если фаб будет объединять вашу разводку с их топологией их целлов (вот столкнулся на днях буквально с таким - не дают топологию стандартных целлов и памяти, и хоть треснись) - то они и LVS проверят.

Если ничего не путаю проверка DRC/LVS не бесплатная опция. Доверить ее фабрике можно ИМХО только для цифры. Если analog/mixed/rf то обязательно проверять у себя (даже с супер-пупер рисовальщиком топологий надеятся что не будет ошибок могут только полные оптимисты или пофигисты )

[SM]

Я так думаю неверно определять нужное ПО исходя из технологических норм. Для той же 0.6мкм проект может быть как чисто аналоговая ИС и тогда хватит и Tannerа. А может быть сложная mixed-signal схема или даже с RF и тогда только layout/DRC/LVS + spice + schematic не обойдешься.

Я исхожу не из технологических норм, а из цены на конечный продукт, и сколько процентов в этой цене можно отдать софту. А приведенные мной цифры - это не исходные данные, это примерно получающийся результат, когда цена продукта переносится на цену сее запуска и цену пластины.

И еще важно обратить внимание на поддержку фабриками вашего ПО. Если у фаба нет соответствующих дизайн-китов то разработчики поимеют много гемора. Конечно можно работать имея только правила проектирования и модели, но это удовольствие на любителя

Ну это "у страха глаза велики". Берется в одну руку generic кит, в другую дизайн руля, и через три-четыре дня кит под технологию готов. Уже дважды проходил. Все сводится к небольшой правке скриптов PCELL-ов.

Если ничего не путаю проверка DRC/LVS не бесплатная опция. Доверить ее фабрике можно ИМХО только для цифры. Если analog/mixed/rf то обязательно проверять у себя (даже с супер-пупер рисовальщиком топологий надеятся что не будет ошибок могут только полные оптимисты или пофигисты )

DRC бесплатная, фаб по любому проверит то, что ему прислали. И только потом запуск. LVS - да, не бесплатная (но я опять же привел тот случай, когда она бесплатная). Тут суть в другом - Вы сами можете проверить чем бог послал (а бог послал 1)... 2).... 3)... вариантов много ), а вот на вопрос "органов" - чем проверяли - отправить на фаб - проверяли они. И так оно и будет, и реально, и документально.

[fragment]

Ну это "у страха глаза велики". Берется в одну руку generic кит, в другую дизайн руля, и через три-четыре дня кит под технологию готов. Уже дважды проходил. Все сводится к небольшой правке скриптов PCELL-ов.

А можно поподробнее? У меня есть gpdk версии 1.8, но в нем все PCELL-ы зашифрованы (ile). А все с нуля как-то не хочется писать.