Cyclone III PLL bug, Откуда дровишки(+) Опции

[des00]

Добрый день господа!

Есть у меня проект Cyclone III (25 ка, 7 ка в TQFP144 корпусе), наблюдается там занятнейший баг.

Схема следующая ClockGen -> FPGA -> АЦП. Тактирование АЦП идет от ПЛИС (так сделано для удешевления, на Cyclone I/II работает без проблем). Сигнал переноситься из третьей зоны найквиста на ПЧ, потом идет обработка. С генератора идет тактовая 96МГц. Для эксперимента сделано две сборки : 1. Клок для АЦП берется с ПЛИС напрямую со входного порта. 2 Клок для АЦП берется с PLL в режиме работы 1:1. В остальном прошивки абсолютно одинаковые. С выхода АЦП сигнал сливается на комп, где по нему строим фурье.

1 ая сборка спектр сигнала чистый, а вот на второй видно что принимается два спектра сигнала, нужный и мешающий, с отстройкой по частоте на пару МГц. В процессе копания платы в спектре выходного сигнала PLL нашлась частота, преобразование которой дает мешающий спектр. Вот история в картинках

Входной клок на ПЛИС 96МГЦ

Выходной клок с ПЛИС с работающей PLL

Частота, преобразование с которой крайне не айс

Та же частота когда работаем с 1 ой сборкой


PLL стоит в режиме Auto (хотя проверял режимы Low/Medium/High), частота ГУНа 576МГц. Главный вопрос откуда взялась частота в 336МГц? На плате нет источников сигнала такой, либо кратной частоты, на гармонику ГУНа это тоже не похоже. Еще вопрос что такого PLL сделала с чистым сигналом, что его так разнесло?

Питание ПЛИС и PLL сделано как по даташиту. В схеме стоят импульсники, но замена их на хороший лабораторный источник питания результатов не дает. И самое занятное что точно так же сделаны платы на Cyclone I/II, там таких проблем нет. Это особенность третьих сыклонов, или особенность корпуса ?

ЗЫ. Может быть Stewart Little поможет выяснить ситуацию

[SM]

Кстати да. Вбило почему-то в голову, что надо бороться с источником помехи. А каким образом вообще помеха с уровнем <-20 дБ на логическом (тактовом) сигнале может влиять на тактирование АЦП? Если допустить, что сигнал имеет размах 3.3 вольта, то это "нечто" в районе 0.3 вольта, что значительно меньше порога, и что для цифрового сигнала явно допустимо. Тут похоже надо бороться не с ее источником, а с тем, почему она вообще на что-то повлияла. И посмотреть на все это дело не спектроанализатором, не синус все таки исследуется, а такт, в нем не гармоники важны, а стабильность и правильность фронтов.

[vadimuzzz]

А каким образом вообще помеха с уровнем <-20 дБ на логическом (тактовом) сигнале может влиять на тактирование АЦП?

клок АЦП только с виду логический сигнал, он же идет на SHA(THA), тот же смеситель по сути, соответственно все помехи свернет в одну полосу. логический сигнал (быстрый фронт) нужен чтобы быстро зарядить входную емкость, чтоб шумы поменьше.

[SM]

клок АЦП только с виду логический сигнал, он же идет на SHA(THA), тот же смеситель по сути,

Тот по сути смеситель, но по схемотехнике - операционник, четыре емкости и шесть ключей вокруг. Ключи управляются тактовым сигналом тоже как цифровым, и тоже все, что далеко от порога, влиять не должно (там подавление прохождения клока, и всего, что на нем, в канал куда больше 60 дБ). А по аналоговым каналам ключей ходит только входной сигнал. Все таки у автора что-то не то в другой части консерватории. Посмотреть бы на его сигнал осциллографом, а не на спектр... Спектр он там совершенно официально может содержать до примерно полвольта (если он LVCMOS33) официальных наводок с SSN-происхождением, и это норма жизни. Или почему вообще LVDS-клок не вывести, ему этот SSN до одного места по причине синфазности...

за счет нелинейного преобразования на АЦП на гармонике

Вот поподробнее пожалуйста, что это за такой хитрый процесс и какова его суть. Куда именно и как попадает эта гармоника, что умудряется что-то куда-то завернуть?

[vadimuzzz]

Тот по сути смеситель, но по схемотехнике - операционник, четыре емкости и шесть ключей вокруг. Ключи управляются тактовым сигналом тоже как цифровым, и тоже все, что далеко от порога, влиять не должно. А по аналоговым каналам ключей ходит только входной сигнал.

а по входу клока у АЦП стоит драйвер, который раскачивает сигнал по самое не хочу (АЦП ведь наверняка позволяет запитку и LVDS, и LVPECL). что он сделает с маленькой помехой?

[SM]

а по входу клока у АЦП стоит драйвер, который раскачивает сигнал по самое не хочу (АЦП ведь наверняка позволяет запитку и LVDS, и LVPECL). что он сделает с маленькой помехой?

Должен - отрезать по уровню своего порога и убить. А по хорошему еще и гистерезис по входу иметь бы должен. А что сделает - не знаю, не я его разрабатывал . Я подозреваю, что эта помеха лезет в сигнальный канал каким-то неофициальным путем, проникая например в сигнальный канал в виде наводки, хоть и из такта.

Автору - может просто пропустить этот клок через 74LVC1G14, запитанный от отдельного фильтра? Тем более, что фазу в ПЛИСе можно двигать как угодно, и эта задержка решительно ничего плохого не сделает.

[VslavX]

Автору - может просто пропустить этот клок через 74LVC1G14, запитанный от отдельного фильтра? Тем более, что фазу в ПЛИСе можно двигать как угодно, и эта задержка решительно ничего плохого не сделает.

Именно, что фаза двигается при помощи PLL. ИМХО, поэтому-то сдвиг на 90 (удалили все фронты тактового сигнала от момента переключений внутри ПЛИС) не особо помог - так как PLL-ка внутри все равно "вздрогнула", соответственно и "довернутый" выход - тоже. Лично я проблему решил бы тупо и прямолинейно - клоковым буфером-разветвителем, один выход на ПЛИС, второй - на АЦП.

[Postoroniy_V]

Именно, что фаза двигается при помощи PLL. ИМХО, поэтому-то сдвиг на 90 (удалили все фронты тактового сигнала от момента переключений внутри ПЛИС) не особо помог - так как PLL-ка внутри все равно "вздрогнула", соответственно и "довернутый" выход - тоже. Лично я проблему решил бы тупо и прямолинейно - клоковым буфером-разветвителем, один выход на ПЛИС, второй - на АЦП.

ну почему же тупо? ) (я бы на ацп завёл бы дифф сигнал если такое возможно)

2 des00, Денис, цена вопроса 1 бякс на клоковом дистрибуторе? ...а геморру то сколько

[des00]

2 des00, Денис, цена вопроса 1 бякс на клоковом дистрибуторе? ...а геморру то сколько

опять те же вопросы? %) уже объяснял на первой странице поста, что у меня нет на плате генератора с частотой равной частоте тактирования АЦП. У меня стоит генератор LVCMOS на частоту в 2 раза меньше.

бы на его сигнал осциллографом, а не на спектр... Спектр он там совершенно официально может содержать до примерно полвольта (если он LVCMOS33) официальных наводок с SSN-происхождением, и это норма жизни. Или почему вообще LVDS-клок не вывести, ему этот SSN до одного места по причине синфазности...

Хороший осцил смогу взять только после праздников, АЦП используется AD9215BRU-105, у него нет LVDS входа тактовой. Но это пол беды, у сыклона в таком корпусе почти нет LVDS выходов.

Вот поподробнее пожалуйста, что это за такой хитрый процесс и какова его суть. Куда именно и как попадает эта гармоника, что умудряется что-то куда-то завернуть?

Как мне объяснил мой модемный гуру, в данной схеме АЦП по сути смеситель, и на его не линейности рождаются гармоники спектра, которые затем сворачиваются с частотой наводки и попадают в полосу приемника. Это происходит в самом АЦП. И эти наводки уже ничем из полосы не вырежешь.

В клоке ли дело? "Яйца" на моделях не раз наблюдал из-за ошибок в ЦОС.

прочитайте тему внимательно с первого поста %) дело именно в этом.

Автору - может просто пропустить этот клок через 74LVC1G14, запитанный от отдельного фильтра? Тем более, что фазу в ПЛИСе можно двигать как угодно, и эта задержка решительно ничего плохого не сделает.

Т.е. по сути поставить внешний усилитель/ограничитель и "срезать" паразитную модуляцию клока ?

[VslavX]

Т.е. по сути поставить внешний усилитель/ограничитель и "срезать" паразитную модуляцию клока ?

ИМХО, буфер не поможет, сигнал-то цифровой, и "модулироваться" реально может только момент фронта/среза - джиттер. Буфер этот "модулированный джиттер" просто повторит (да еще свой добавит).
P.S. По ходу вопрос - а что можно применить для уменьшения джиттера? Добавить внешний чип PLL между ПЛИС и АЦП?

[des00]

ИМХО, буфер не поможет, сигнал-то цифровой, и "модулироваться" реально может только момент фронта/среза - джиттер. Буфер этот "модулированный джиттер" просто повторит (да еще свой добавит).

дело то здесь не в джиттере, джиттер даст фазовые шумы, а не дополнительные гармоники. ИМХО vadimuzzz правильно написал про помеху.

P.S. По ходу вопрос - а что можно применить для уменьшения джиттера? Добавить внешний чип PLL между ПЛИС и АЦП?

ИМХО генератор -> внешняя PLL -> клоковый буфер -> АЦП и ПЛИС

ЗЫ. Я тут подумал инвертирование клока АЦП как раз и есть разнесение клоков по фазе и влияние инверсии на уровень помехи есть. Так что идея о сдвиге работает, но дает меньше чем хотелось бы %)

ЗЗЫ. Еще обдумываю об уменьшении количества логики хлопающей по enable, оставить на нем только те места, без которых работа невозможна, а остальное посадить на чистый клок. Немного проиграю по теплу, но здесь запас есть.