Cyclone III PLL bug, Откуда дровишки(+) Опции

[des00]

Добрый день господа!

Есть у меня проект Cyclone III (25 ка, 7 ка в TQFP144 корпусе), наблюдается там занятнейший баг.

Схема следующая ClockGen -> FPGA -> АЦП. Тактирование АЦП идет от ПЛИС (так сделано для удешевления, на Cyclone I/II работает без проблем). Сигнал переноситься из третьей зоны найквиста на ПЧ, потом идет обработка. С генератора идет тактовая 96МГц. Для эксперимента сделано две сборки : 1. Клок для АЦП берется с ПЛИС напрямую со входного порта. 2 Клок для АЦП берется с PLL в режиме работы 1:1. В остальном прошивки абсолютно одинаковые. С выхода АЦП сигнал сливается на комп, где по нему строим фурье.

1 ая сборка спектр сигнала чистый, а вот на второй видно что принимается два спектра сигнала, нужный и мешающий, с отстройкой по частоте на пару МГц. В процессе копания платы в спектре выходного сигнала PLL нашлась частота, преобразование которой дает мешающий спектр. Вот история в картинках

Входной клок на ПЛИС 96МГЦ

Выходной клок с ПЛИС с работающей PLL

Частота, преобразование с которой крайне не айс

Та же частота когда работаем с 1 ой сборкой


PLL стоит в режиме Auto (хотя проверял режимы Low/Medium/High), частота ГУНа 576МГц. Главный вопрос откуда взялась частота в 336МГц? На плате нет источников сигнала такой, либо кратной частоты, на гармонику ГУНа это тоже не похоже. Еще вопрос что такого PLL сделала с чистым сигналом, что его так разнесло?

Питание ПЛИС и PLL сделано как по даташиту. В схеме стоят импульсники, но замена их на хороший лабораторный источник питания результатов не дает. И самое занятное что точно так же сделаны платы на Cyclone I/II, там таких проблем нет. Это особенность третьих сыклонов, или особенность корпуса ?

ЗЫ. Может быть Stewart Little поможет выяснить ситуацию

[SM]

Кстати да. Вбило почему-то в голову, что надо бороться с источником помехи. А каким образом вообще помеха с уровнем <-20 дБ на логическом (тактовом) сигнале может влиять на тактирование АЦП? Если допустить, что сигнал имеет размах 3.3 вольта, то это "нечто" в районе 0.3 вольта, что значительно меньше порога, и что для цифрового сигнала явно допустимо. Тут похоже надо бороться не с ее источником, а с тем, почему она вообще на что-то повлияла. И посмотреть на все это дело не спектроанализатором, не синус все таки исследуется, а такт, в нем не гармоники важны, а стабильность и правильность фронтов.

[vadimuzzz]

А каким образом вообще помеха с уровнем <-20 дБ на логическом (тактовом) сигнале может влиять на тактирование АЦП?

клок АЦП только с виду логический сигнал, он же идет на SHA(THA), тот же смеситель по сути, соответственно все помехи свернет в одну полосу. логический сигнал (быстрый фронт) нужен чтобы быстро зарядить входную емкость, чтоб шумы поменьше.

[SM]

клок АЦП только с виду логический сигнал, он же идет на SHA(THA), тот же смеситель по сути,

Тот по сути смеситель, но по схемотехнике - операционник, четыре емкости и шесть ключей вокруг. Ключи управляются тактовым сигналом тоже как цифровым, и тоже все, что далеко от порога, влиять не должно (там подавление прохождения клока, и всего, что на нем, в канал куда больше 60 дБ). А по аналоговым каналам ключей ходит только входной сигнал. Все таки у автора что-то не то в другой части консерватории. Посмотреть бы на его сигнал осциллографом, а не на спектр... Спектр он там совершенно официально может содержать до примерно полвольта (если он LVCMOS33) официальных наводок с SSN-происхождением, и это норма жизни. Или почему вообще LVDS-клок не вывести, ему этот SSN до одного места по причине синфазности...

за счет нелинейного преобразования на АЦП на гармонике

Вот поподробнее пожалуйста, что это за такой хитрый процесс и какова его суть. Куда именно и как попадает эта гармоника, что умудряется что-то куда-то завернуть?

[vadimuzzz]

Тот по сути смеситель, но по схемотехнике - операционник, четыре емкости и шесть ключей вокруг. Ключи управляются тактовым сигналом тоже как цифровым, и тоже все, что далеко от порога, влиять не должно. А по аналоговым каналам ключей ходит только входной сигнал.

а по входу клока у АЦП стоит драйвер, который раскачивает сигнал по самое не хочу (АЦП ведь наверняка позволяет запитку и LVDS, и LVPECL). что он сделает с маленькой помехой?

[SM]

а по входу клока у АЦП стоит драйвер, который раскачивает сигнал по самое не хочу (АЦП ведь наверняка позволяет запитку и LVDS, и LVPECL). что он сделает с маленькой помехой?

Должен - отрезать по уровню своего порога и убить. А по хорошему еще и гистерезис по входу иметь бы должен. А что сделает - не знаю, не я его разрабатывал . Я подозреваю, что эта помеха лезет в сигнальный канал каким-то неофициальным путем, проникая например в сигнальный канал в виде наводки, хоть и из такта.

Автору - может просто пропустить этот клок через 74LVC1G14, запитанный от отдельного фильтра? Тем более, что фазу в ПЛИСе можно двигать как угодно, и эта задержка решительно ничего плохого не сделает.

[vadimuzzz]

Должен - отрезать по уровню своего порога и убить. А по хорошему еще и гистерезис по входу иметь бы должен. А что сделает - не знаю, не я его разрабатывал . Я подозреваю, что эта помеха лезет в сигнальный канал каким-то неофициальным путем, проникая например в сигнальный канал в виде наводки, хоть и из такта.

а я так рассуждаю, что раскачает, то что на вход подали, и полезный сигнал, и помеху. нету там гистерезиса, ибо вход не логический. посмотрите любой даташит, там даже смещение по постоянке нормируют и рекомендуют через кондер запитывать.

Т.е. по сути поставить внешний усилитель/ограничитель и "срезать" паразитную модуляцию клока ?

у вас не модуляция, на спектр посмотрите - он несимметричный. помеха чисто аддитивная (ну, в первом приближении). имеем на выходе sin(f_АЦП)+sin(f_логики)+их гармоники. подаем на нелинейный элемент (а их в АЦП есть) - и привет.

[des00]

у вас не модуляция, на спектр посмотрите - он несимметричный. помеха чисто аддитивная (ну, в первом приближении). имеем на выходе sin(f_АЦП)+sin(f_логики)+их гармоники. подаем на нелинейный элемент (а их в АЦП есть) - и привет.

неправильно выразился, если мне память не изменяет, сумма двух синусоид разной частоты дает вейвформу на которой огибающая основного тона изменяется по амплитуде в соответствии с помехой. Как я понял SM он предлагает срезать это изменение, получив на выходе чистый сигнал основного тона, пусть и с большим джиттером.

[vadimuzzz]

неправильно выразился, если мне память не изменяет, сумма двух синусоид разной частоты дает вейвформу на которой огибающая основного тона изменяется по амплитуде в соответствии с помехой.

неа, это вы АМ описали. тут не тот случай, все (пока) линейно. а как только доходим до нелинейного элемента (скорее всего драйвер клока) получаем преобразование. вариант с внешним буфером основан на гистерезисе, которым не обладает клоковый вход АЦП.

Ну если так, то вполне возможно все. Но это вообще странноватый подход к проектированию, не знал что так бывает.

это, видимо, попытка угодить всем. хотят, чтоб работало и от CMOS, и от LVDS, и от PECL.

[des00]

неа, это вы АМ описали. тут не тот случай, все (пока) линейно. а как только доходим до нелинейного элемента (скорее всего драйвер клока) получаем преобразование. вариант с внешним буфером основан на гистерезисе, которым не обладает клоковый вход АЦП.

вы правы, для закрепления построил в маткаде %)

Вы сэкономили на клок дистрибуторе + pll генераторе( он же может быть jitter cleaner-ом). Такое решение правда не 1 бякс...но избавляет от кучи проблем.

как ни странно, на старых чипах (сыклон 1/2) работало без проблем %)

Эскизы прикрепленных изображений

 

[SM]

вы правы, для закрепления построил в маткаде %)

Тут все зависит... Взять две частоты поближе друг к другу, да мощностями поровнее... Тогда и без нелинейностей будет явный вид, что частота-полуразность как бы модулирует частоту-полусумму. Да и помехи у Вас определенно далеки от синусоидальных.

как ни странно, на старых чипах (сыклон 1/2) работало без проблем %)

Сейчас экономят на всем. В том числе и в чипы меди недокладывают на кольца и страйпы питания....