setup time и post-route simulation, требуется пояснение Опции

[Костян]

Итак есть тестовая схема (см. аттач ).

На вход din подается сигнал, который изменяет свое значение через 2ns после фронта clk.
На скриншоте 1a.jpg представлен post-map simulation . Триггер temp защелкивается значение строго по фронту clk.
На скриншоте 1b.jpg представлен post-route simulation . Триггер temp защелкивается по фронту clk значение din, изменяемое после 2ns. А как же setup time ??

Почему результат post-map и post-route так рознятся ??


з.ы в аттаче также hdl файлы

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 test_d.rar ( 4.01 килобайт ) Кол-во скачиваний: 23

 

[DmitryR]

Для начала убедитесь, что входной триггер располагается в пэде.

[Костян]

Для начала убедитесь, что входной триггер располагается в пэде.

Развел эту схемку для Virtex4. У него я не вижу триггеров в паде. Развел в пады выходные , задержка пропала , тригерр работает строго по фронту.

Правильно ли я понимаю, что существует задержка в распространении сигнала DIN (либо точнее говоря CLK), которая не компенсируется автоматически на этапе route ?


p/s страсти накаляются..... развел это дело под Spartan3, значение в триггер защелкивается строго по фронту , при чем не имеет значение , где располагается триггер в паде или в слайсах. В чем различие между триггерами и архитектурой Spartan и Virtex ?