Вопросы начинающего в ПЛИС Опции

[Shaienn]

Добрый день.

Начинаю работать с ПЛИС. Хочу сделать устройство, выделяющее четные и нечетные единицы в исходной информационной последовательности.

написал следующий код:

Код

module Try_AND
(
    // {{ALTERA_ARGS_BEGIN}} DO NOT REMOVE THIS LINE!
    clock, data, ones, zeroes
    // {{ALTERA_ARGS_END}} DO NOT REMOVE THIS LINE!
);
// Port Declaration
    input clock;
    input data;
    output ones;
    output zeroes;
    // {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE!
    // {{ALTERA_IO_END}} DO NOT REMOVE THIS LINE!
    
    wire p1;
    reg out_c;
    reg out_n;
    
    assign ones = out_c & data;
    assign zeroes = out_n & data;
    assign p1 = data & clock;    
    
    always @(posedge p1) begin
                         out_c<=~out_c;
                         out_n<=out_c;
                         end
        
            
endmodule

Первая просьба. Посмотрите, вообще правильно пишу?

Второй вопрос, Квартус выдает следующий анализ:


Такой сдвиг относительно исходных сигналов - это нормально? Я понимаю, задержка и все такое, но как-то много. И как избавиться от коротких импульсов, возникающих, видимо, как раз из-за этой задержки?

Спасибо.

[Shaienn]

Возник еще один вопрос:

Код

input clock;
output S;

reg [6:0] Q;

initial begin
        Q = 7'b1111110;
    end

always @(posedge clock)
begin
Q <= Q <<< 1;
end

assign S = Q[6];

Хочу с каждым тактовым импульсом двигать содержимое регистра Q и выдавать на выход значение в шестой ячейке регистра Q. Т.е., по сути, хочу реализовать циклический сдвиг, но почему-то не работает. Взгляните пожалуйста.

[des00]

Хочу с каждым тактовым импульсом двигать содержимое регистра Q и выдавать на выход значение в шестой ячейке регистра Q. Т.е., по сути, хочу реализовать циклический сдвиг, но почему-то не работает. Взгляните пожалуйста.

так циклический или логический? по коду все нормально %)

[Shaienn]

так циклический или логический? по коду все нормально %)

циклический, хочу, чтобы эта комбинация по кругу выдавалась на выход.


просто при установке assign S = Q[0], квартус говорит: Pin "S" is stuck at GND, а это странно, потому что при циклическом сдвиге на этой позиции должны появляться единицы...

[des00]

циклический, хочу, чтобы эта комбинация по кругу выдавалась на выход.

тогда и описывайте его. вы же пишете выражение арифметического сдвига(см. стандарт на язык верилог), квартус все правильно делает. В 0 бите всегда будет 0 %)

[Shaienn]

тогда и описывайте его. вы же пишете выражение арифметического сдвига(см. стандарт на язык верилог), квартус все правильно делает. В 0 бите всегда будет 0 %)

Так вроде арифметический - это <<, а циклический <<<. Разве не так?

[des00]

Так вроде арифметический - это <<, а циклический <<<. Разве не так?

не зря я вам посоветовал, учите матчасть %)

IEEE Standard Verilog Hardware Description Language IEEE Std 1364-2001 -> 4.1.12 Shift operators

4.1.12 Shift operators
There are two types of shift operators, the logical shift operators, << and >>, and the arithmetic shift opera-
tors, <<< and >>>. The left shift operators, << and <<<, shall shift their left operand to the left by the num-
ber by the number of bit positions given by the right operand. In both cases, the vacated bit positions shall be
filled with zeroes. The right shift operators, >> and >>>, shall shift their left operand to the right by the num-
ber of bit positions given by the right operand. The logical right shift shall fill the vacated bit positions with
zeroes. The arithmetic right shift shall fill the vacated bit positions with zeroes if the result type is unsigned.
It shall fill the vacated bit positions with the value of the most-significant (i.e., sign) bit of the left operand if
the result type is signed. If the right operand has an unknown or high impedence value, then the result shall
be unknown. The right operand is always treated as an unsigned number and has no effect on the signedness
of the result. The result signedness is determined by the left-hand operand and the remainder of the expres-
sion, as outlined in 4.5.1