Вопросы начинающего в ПЛИС Опции

[Shaienn]

Добрый день.

Начинаю работать с ПЛИС. Хочу сделать устройство, выделяющее четные и нечетные единицы в исходной информационной последовательности.

написал следующий код:

Код

module Try_AND
(
    // {{ALTERA_ARGS_BEGIN}} DO NOT REMOVE THIS LINE!
    clock, data, ones, zeroes
    // {{ALTERA_ARGS_END}} DO NOT REMOVE THIS LINE!
);
// Port Declaration
    input clock;
    input data;
    output ones;
    output zeroes;
    // {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE!
    // {{ALTERA_IO_END}} DO NOT REMOVE THIS LINE!
    
    wire p1;
    reg out_c;
    reg out_n;
    
    assign ones = out_c & data;
    assign zeroes = out_n & data;
    assign p1 = data & clock;    
    
    always @(posedge p1) begin
                         out_c<=~out_c;
                         out_n<=out_c;
                         end
        
            
endmodule

Первая просьба. Посмотрите, вообще правильно пишу?

Второй вопрос, Квартус выдает следующий анализ:


Такой сдвиг относительно исходных сигналов - это нормально? Я понимаю, задержка и все такое, но как-то много. И как избавиться от коротких импульсов, возникающих, видимо, как раз из-за этой задержки?

Спасибо.

[Shaienn]

Учу-учу матчасть

Оказывается арифметический и циклический сдвиг - это одно и то же.

Так вот мне и нужен циклический(арифметический) сдвиг. Который, согласно мануалу - <<<;

Нужно, чтоб работало именно так:

It shall fill the vacated bit positions with the value of the most-significant (i.e., sign) bit of the left operand if
the result type is signed.

Но непонятно, что имеется в виду под словами result type?

Выполнив:
Q = 7'b0000111
Q <= Q <<< 3
Хочу получить:
Q == 7'b0111000....

[des00]

Оказывается арифметический и циклический сдвиг - это одно и то же.

вроде одни и те же доки читаем, а результат разный %)

Нужно, чтоб работало именно так:

направление сдвига не перепутали ? слова про msb относились к сдвигу вправо >>>, а не влево <<< %)

Выполнив:
Q = 7'b0000111
Q <= Q <<< 3
Хочу получить:
Q == 7'b0111000.

в данном случае именно так и будет, но если Q получает значение только по initial, то квартус Q тупо подвесит VCC/GND и выдаст предупреждение.
но если вы имели в виду вот это

Q = 7'b1000111
Q <= Q <<< 3
Хочу получить:
Q == 7'b0111100

то такое одними стандартными сдвигами не сделать, лучше воспользоваться конкатенацией %) например q <= {q[6:0], q[7]} для циклического сдвига на 1 бит.

[Shaienn]

вроде одни и те же доки читаем, а результат разный %)


направление сдвига не перепутали ? слова про msb относились к сдвигу вправо >>>, а не влево <<< %)


в данном случае именно так и будет, но если Q получает значение только по initial, то квартус Q тупо подвесит VCC/GND и выдаст предупреждение.
но если вы имели в виду вот это

то такое одними стандартными сдвигами не сделать, лучше воспользоваться конкатенацией %) например q <= {q[6:0], q[7]} для циклического сдвига на 1 бит.

Да, хочу, чтобы работало как в приведенном Вами последнем примере. Спасибо за информацию. Буду грызть дальше.

<< - битовый сдвиг
<<< - арифметический

Код

input clock;
output S;

reg [6:0] Q;

initial begin
        Q = 7'b1111110;
    end

always @(posedge clock)
begin
  Q <= {Q[5:0], Q[6]};
end

assign S = Q[6];

Должно бы работать, но на выходе 0.

если Q получает значение только по initial, то квартус Q тупо подвесит VCC/GND и выдаст предупреждение.

А как правильно задать значение для Q?