setup time и post-route simulation, требуется пояснение Опции

[Костян]

Итак есть тестовая схема (см. аттач ).

На вход din подается сигнал, который изменяет свое значение через 2ns после фронта clk.
На скриншоте 1a.jpg представлен post-map simulation . Триггер temp защелкивается значение строго по фронту clk.
На скриншоте 1b.jpg представлен post-route simulation . Триггер temp защелкивается по фронту clk значение din, изменяемое после 2ns. А как же setup time ??

Почему результат post-map и post-route так рознятся ??


з.ы в аттаче также hdl файлы

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 test_d.rar ( 4.01 килобайт ) Кол-во скачиваний: 23

 

[dvladim]

Правильно ли я понимаю, что существует задержка в распространении сигнала DIN (либо точнее говоря CLK), которая не компенсируется автоматически на этапе route ?

Вы вообще не в ту сторону смотрите. Задайте констрейны на сетап/холд по входным данным и посмотрите в отчете как они выполняются. Именно такой должен быть подход.

а не линии тактового сигнала ? (хотя и то другое в общем случае равнозначно)

Я бы сказал противоположно. Задержка по данным будет приводить к отрицательным холдам, по клоку - к положительным.

[DmitryR]

Так как тактовый сигнал разводится по специальным линиям его задержку в самом первом приближении, которое сейчас рассматривается можно принять константной. Поэтому пока обсуждаем задержку данных.

Что же касается констрейнов на входной оффсет - это имеет смысл лишь тогда, когда между входом и первым триггером есть логика (иногда это необходимо, например при извлечении тактового сигнала в стандарте SpaceWire), в остальных же случаях триггеры проще поставить в лапы и иметь фиксированный, известный из даташита OFFSET IN.