Никакого ресета (в глобальном смысле) для работоспособности счетчика не надо. Ясно дело, не корректна схемная реализация. VHDL не знаю. Работаю в Quartuse Выдается ошибка при синтезе: Error (10481): VHDL Use Clause error at counter.vhd(9): design library "UNISIM" does not contain primary unit "VComponents" Сделал так: --library UNISIM; --use UNISIM.VComponents.all; Получил предупреждение: Warning: Reduced register "flag" with stuck data_in port to stuck value VCC По включению питания триггер flag устанавливается в ноль. Только вот на d входе триггера 1, по этому при включенной опции по умолчанию Power-up don’t care синтезатор игнорирует этот триггер (считает его за константу), выбрасывает часть схемы и благодаря этому на выходе все нули. Если отключить минимизацию Power-up don’t care, все работает, как? Вам виднее. Резюме. Схема некорректна в части формирования сигнала триггером flag.
|