Мой коллега на работе мучается с Xilinx WEBpack 11 версии. Столкнулся с проблемой. Для теста нарисовал делитель входной частоты, выход которого подается на pin FPGA, объявленный как выход. Все ОК! Но если он этот же сигнал в параллель пробует вывести на соседний pin - там тишина. Он уже тихо звереет. Может кто подскажет, в какую сторону двигаться, чтобы победить такой bug (программы или своей головы)?
правильно говорят 1 сигнал один пин напишите строки в уцф наоборот и получете всё наоборот. вро де так
Нельзя ли прояснить. Что скрывается за фразой "напишите строки в ucf наооборот и получите наоборот".
Второй вопрос. Что, schematic настолько по-идиотски написан, что прямое соединение одного выхода триггера с одним выходным pin'ом не гарантируют однозначного поведения схемы?
Проблема с WebPackISE, Не выводится сигнал на pin FPGA
Feb 20 2010, 19:00
