Проблема с WebPackISE, Не выводится сигнал на pin FPGA Опции

[sergeeff]

Мой коллега на работе мучается с Xilinx WEBpack 11 версии. Столкнулся с проблемой. Для теста нарисовал делитель входной частоты, выход которого подается на pin FPGA, объявленный как выход. Все ОК! Но если он этот же сигнал в параллель пробует вывести на соседний pin - там тишина. Он уже тихо звереет. Может кто подскажет, в какую сторону двигаться, чтобы победить такой bug (программы или своей головы)?

[sergeeff]

Может я невнятно написал. Дело то в том, с каждого триггера в тестовом проекте его (триггера) выход соединяется исключительно с одним пином. То есть один выход триггера - один выходной пин. Ничего в параллель не соединяется. Вот в чем загвоздка.

[Mad_max]

Месяца полтора назад я Вам предлагал воспользоваться DCM. для генерации
тактового сигнала, Вы пробывали? Скорее всего дело не в этом, но все равно это порочная
практика заводить на тактовый вход сигнал с комбинационной логики.
В ИСЕ в схематике сидят только самоубийцы. Вам тут уже советовали перейти на ActiveHDL
если так хочется работать со схемным редактором. Все кристаллы ActiveHDL поддерживает,
тем более древний spartan3, и DCM там есть библиотечным элементом.
Пробуйти и отпишитесь, если опять ничего не получится, то я Вам лично напишу эти несчастные три строчки кода,
отлажу благо spartan3e лежит на столе, откоменчу и вышлю Вам на почту,
не дело это по полтора месяца чертей ловить.