Сгенерировал с помощью MIG3.3 контроллер DDR2 SDRAM для Virtex5.
При выполнении Place&Route в ISE выдаются такие предупреждения для выводов dq и dqs:
Код
WARNING PhysDesignRules:1412 - Dangling pins on block:<ddr_ddr_ddr2_ctrl_u_ddr2_top_0_u_mem_if_top_u_phy_top_u_phy_io/gen_dqs_2_u_iob_dqs_u_idelay_dqs>:<IODELAY_IODELAY>. When DELAY_SRC is not DATAIN programming the DATAIN input pin is not used and will be ignored.
И прошивка вообще не работает. Еще возникают проблемы с timing, но они касаются только DDR2, т.е. по идее часть прошивки, которая выполняет другие задачи должна работать.
как с этими warning бороться?
и еще (не заметил поначалу), есть такие предупреждения:
Код
WARNING Pack:2549 - The register "ddr_ddr_ddr2_ctrl_u_ddr2_top_0_u_mem_if_top_u_phy_top_u_phy_io/gen_dqs_0_u_iob_dqs_u_tri_state_dqs" has the property IOB=TRUE, but was not packed into the OLOGIC component. The output signal for register symbol ddr_ddr_ddr2_ctrl_u_ddr2_top_0_u_mem_if_top_u_phy_top_u_phy_io/gen_dqs_0_u_iob_dqs_u_tri_state_dqs requires general routing.
в файле сначала стоял атрибут IOB=FORCE (из-за него было много таких же ворнингов), я заменил на IOB=TRUE, т.к. подумал, что ISE 10.1 его не понимает. После этого ворнинги исчезли, но, оказалось, что они есть и увидел их только в полном отчете.
На xilinx.com советовали поставить еще такой атрибут:
attribute S : string;
attribute S of dqs_oe_n_r : signal is "TRUE";
Пробовал - не помогает
возможно WARNING PhysDesignRules:1412 как-то вытекают из этих WARNING Pack:2549
Сообщение отредактировал -=HermiT=- - Apr 21 2010, 08:51
DDR2 WARNING PhysDesignRules:1412 - Dangling pins on block
Apr 21 2010, 09:13
