Pipeline bridge, НУ не понимаю как работает Опции

[DASM]

Подключают к нему всякое разношерстное и пишут что мол производительность повысить можно. Поясните на пальцах, как это работает ? Я понимаю как оно в процах работает - одновременно идет выбрка, декодирование предыдущей инструкции и т.п. А тут как ? Какие устройства есть смысл на него вешать ?

[vetal]

а разве арбитры занимают время проца ? Или просто когда их много на шине то чисто по разводке ПЛИС приходится снижать частоту ?

Не занимают. Когда они большие - увеличивается количество логики, что ведет к снижению тактовой.

И можно еще один наивный вопрос по синхронным SRAM ? Я такак понял у них Latency есть, в моей микруле она равна трем. Я правильно понимаю, что после выстаавленнего N-нного адреса - данные относящиеся к этому адреса появятся на ШД только после 3-х тактов ? (за исключением бурстового режима, которой пока использовать не могу). А как же процессор разбирается с тем, что выставляет тот адрес, который хочет, а данные получает еще старые..

Процессор получает данные по тому адресу, по которому его запросил. Все особенности памяти учитывает ее контроллер. Процессору(мастеру) все равно какая там память on-chip, srdm, sdram, ssram. Для него это просто ячейка в адресном пространстве.

. Еще примерно понимаю, как проблему решить в линейной проге, но если ветвление - ему же ждать 3 такта придется ? (если без кешей) . Я все правильно понял или туплю ?

Это уже зависит от того насколько навороченный контроллер. Без кэшей придется ждать. С кэш памятью - она постепенно заполнится и на циклах код будет браться уже из кэша.

Со стандартным контроллером процессор вполне справляется с расчетами на плавающей точке без аппаратных ускорителей, тактовая небольшая - 80МГц(CL3, на CL2 мешают большие значения setup/hold у памяти). В своей системе я больше оптимизировал процесс сбора информации, с целью снижения нагрузки на слабое место - прерывания.