Проблемы конфигурации ПЛИС Altera, StratixIII+StratixIII, PFL в MAXII Опции

[sergunas]

Имеются две ПЛИС Altera (Stratix III), соединенных конфигурационной цепочкой (nCEO первой заведён на nCE второй). Параллельная конфигурационная схема (FPP), Altera Megafunction PFL в MAXII.

Первая ПЛИС стабильно успешно конфигурируется, вторая ПЛИС - нет. В процессе конфигурации вторая ПЛИС (ближе к концу) выставляет nSTATUS в низкий уровень.

Смотрю осциллографом. Засинхронизировавшись по отрицательному фронту выходного сигнала nCEO первой ПЛИС, наблюдаю, что этот сигнал падает в низкий уровень после положительного фронта сигнала dclk, причём за два такта до конца конфигруационных данных, относящихся к первой ПЛИС. То есть получается, что во вторую ПЛИС в самом начале записываются два лишних байта ("FF" и "FF")!
Это так и должно быть, или я чего-то не понимаю?

[Kuzmi4]

2 sergunas
навскидку можно предположить что вы вносите ёмкость шупом, у вас затягивается фронт одно го клока и они согласуются..
Видимо клоки не совсем синхронно выходят с MAXII..

[sergunas]

2 sergunas
навскидку можно предположить что вы вносите ёмкость шупом, у вас затягивается фронт одно го клока и они согласуются..
Видимо клоки не совсем синхронно выходят с MAXII..

да, спасибо, это хоть какая-то версия.
Шина данных у второй ПЛИС тоже своя и тоже дублирует первую. Понятно, что в MAXII всё может быть разведено для 1-й и 2-й ПЛИС с различными задержками, но данные на шине data[7..0] сменяются внути MAXII по отрицательному фронту dclk, поэтому положительный фронт dclk ровно по центру данных. Неужели при частоте dclk 50МГц (т.е. периоде 20нс) может быть сдвиг данных относительно фронта dclk на 10нс?