Проблемы конфигурации ПЛИС Altera, StratixIII+StratixIII, PFL в MAXII Опции

[sergunas]

Имеются две ПЛИС Altera (Stratix III), соединенных конфигурационной цепочкой (nCEO первой заведён на nCE второй). Параллельная конфигурационная схема (FPP), Altera Megafunction PFL в MAXII.

Первая ПЛИС стабильно успешно конфигурируется, вторая ПЛИС - нет. В процессе конфигурации вторая ПЛИС (ближе к концу) выставляет nSTATUS в низкий уровень.

Смотрю осциллографом. Засинхронизировавшись по отрицательному фронту выходного сигнала nCEO первой ПЛИС, наблюдаю, что этот сигнал падает в низкий уровень после положительного фронта сигнала dclk, причём за два такта до конца конфигруационных данных, относящихся к первой ПЛИС. То есть получается, что во вторую ПЛИС в самом начале записываются два лишних байта ("FF" и "FF")!
Это так и должно быть, или я чего-то не понимаю?

[sergunas]

Ещё одна доп. информация (прошу прощения, что сразу все свои особенности конфигурационной схемы не освящаю, потому как не знаешь что в действительности является критичным). Вторая ПЛИС на самом деле это 4 ПЛИС "в параллель" (полностью одинаковой схемы включения). Длина линий dclk и data[7..0] в диапазоне 230-270мм. В даташите читаем:
"The configuration signals may require buffering to ensure signal integrity and prevent clock skew problems. Ensure that the DCLK and DATA lines are buffered for every fourth device."
Может 4 ПЛИС с учетом большой длины линий всё же играют роковую роль, и драйверу (выходу MAXII) не хватает мощности, и необходим внешний буферный повторитель? Как бы во всём этом убедиться?

Если выходные триггеры не попали в лапы может быть что угодно. Но скорее всего конечно съехал dclk.

прошу прощения, а что за лапы?