Проблемы конфигурации ПЛИС Altera, StratixIII+StratixIII, PFL в MAXII Опции

[sergunas]

Имеются две ПЛИС Altera (Stratix III), соединенных конфигурационной цепочкой (nCEO первой заведён на nCE второй). Параллельная конфигурационная схема (FPP), Altera Megafunction PFL в MAXII.

Первая ПЛИС стабильно успешно конфигурируется, вторая ПЛИС - нет. В процессе конфигурации вторая ПЛИС (ближе к концу) выставляет nSTATUS в низкий уровень.

Смотрю осциллографом. Засинхронизировавшись по отрицательному фронту выходного сигнала nCEO первой ПЛИС, наблюдаю, что этот сигнал падает в низкий уровень после положительного фронта сигнала dclk, причём за два такта до конца конфигруационных данных, относящихся к первой ПЛИС. То есть получается, что во вторую ПЛИС в самом начале записываются два лишних байта ("FF" и "FF")!
Это так и должно быть, или я чего-то не понимаю?

[dvladim]

То есть получается, что во вторую ПЛИС в самом начале записываются два лишних байта ("FF" и "FF")!
Это так и должно быть, или я чего-то не понимаю?

Да, это нормально. Прошивки начинаются и оканчиваются единицами. Это обычное заполнение. Их количество не важно.

Более того, скажу, что конфигурация второй ПЛИС также проходит успешно ПРИ УСЛОВИИ, если на линию dclk второй ПЛИС (линии dclk у ПЛИС разные физически, но логика MAXII дублиукет на них один и тот же сигнал) поместить щуп осциллографа. Как это работает ума не приложу...

Вы вносите емкость и заваливаете фронты. Тут проблема в отражении, особенно учитывая, что у вас вторыми стоят аж 4 схемы. Нужно согласование линии - сопротивление последовательно с выходом или ток выхода уменьшите, ну или просто поставьте 50-100 пФ.

[sergunas]

Да, это нормально. Прошивки начинаются и оканчиваются единицами. Это обычное заполнение. Их количество не важно.

Вот за эту информацию большое спасибо, у меня тоже сложилось такое впечатление, иначе трудно объяснить как всё работает. Интересно, что нигде у Альтеры в документации об этом ничего не встречается.

Вы вносите емкость и заваливаете фронты. Тут проблема в отражении, особенно учитывая, что у вас вторыми стоят аж 4 схемы.
Нужно согласование линии - сопротивление последовательно с выходом или ток выхода уменьшите, ну или просто поставьте 50-100 пФ.

Да, да, я уже смоделировал свою длинную линию dclk в AWR, вижу как всё плохо, кстати очень похоже на картинку осцилографа.
Правильно ли я понимаю, что уменьшение тока драйвера равносильно увеличению последовательного сопротивления на выходе dclk? Сейчас стоит 56 Ом. Имеет смысл увеличить?

Вообще, вопрос такой, как в сложившейся ситуации правильно поступить?
1) любым способом (увеличением посл. сопротивления, умен. вых тока, добавление емкости) завалить фронты dclk и устранить отражения в линии (есть подозрения, что при отражениях могут быть ДВОЙНЫЕ ФРОНТЫ). Насколько это будет надежно по температуре и другим внешним факторам?
2) уменьшать частоту dclk (рассчитывал на 50МГц)?