Проблемы конфигурации ПЛИС Altera, StratixIII+StratixIII, PFL в MAXII Опции

[sergunas]

Имеются две ПЛИС Altera (Stratix III), соединенных конфигурационной цепочкой (nCEO первой заведён на nCE второй). Параллельная конфигурационная схема (FPP), Altera Megafunction PFL в MAXII.

Первая ПЛИС стабильно успешно конфигурируется, вторая ПЛИС - нет. В процессе конфигурации вторая ПЛИС (ближе к концу) выставляет nSTATUS в низкий уровень.

Смотрю осциллографом. Засинхронизировавшись по отрицательному фронту выходного сигнала nCEO первой ПЛИС, наблюдаю, что этот сигнал падает в низкий уровень после положительного фронта сигнала dclk, причём за два такта до конца конфигруационных данных, относящихся к первой ПЛИС. То есть получается, что во вторую ПЛИС в самом начале записываются два лишних байта ("FF" и "FF")!
Это так и должно быть, или я чего-то не понимаю?

[dvladim]

Вообще, вопрос такой, как в сложившейся ситуации правильно поступить?
1) любым способом (увеличением посл. сопротивления, умен. вых тока, добавление емкости) завалить фронты dclk и устранить отражения в линии (есть подозрения, что при отражениях могут быть ДВОЙНЫЕ ФРОНТЫ). Насколько это будет надежно по температуре и другим внешним факторам?
2) уменьшать частоту dclk (рассчитывал на 50МГц)?

Вам нужно убрать отражения в линии. Последовательное сопротивление всегда поможет, но может ограничить максимальную частоту. В первую очередь поиграйтесь с Slow Slew Rate и Current Strength. Надежность оценивайте моделированием или осциллографом.

[sergunas]

Спасибо, за ответы.
Переразводить, конечно, уже поздно, будем заваливать фронты и снижать частоту.
Опцию Slow Slew Rate пробовал включать, сигнала на dclk вообще не увидел, наверное частоту надо снижать.