Цитата(Uree @ May 5 2010, 00:12)
Нормальная такая трассировка, особо ее не ужмешь. Ну и на таких длинах имхо последовательные резисторы еще не нужны.
Сгенерил отчёт по длинам цепей.
Результаты следующие.
Для DO-D15: 22...35 мм. Разница приблизительно в 1.6 раза.
Для D16-D32: 12...25 мм.. Разница приблизительно в 2.1 раза.
Как посчитать время прохождения сигнала по трассе с известными параметрами?
Цитата
Ну и на таких длинах имхо последовательные резисторы еще не нужны.
Возможно, но это, я смотрю, спорный вопрос...
Вообще, может, и до моделирования когда доберусь
В гиперлинксе лучше промоделировать?
Плату сделаем, посмотрим.
Надо будет оттестировать память на максимальной частоте. И в требуемом температурном диапазоне (хотя бы пару точек взять крайних или около того).
Хотя, конечно, предполагается, что память будет работать на достаточно низкой частоте.
Лучше пользовать какой-нибудь готовый тест для линуха типа Memtest86?
Цитата(aaarrr @ May 5 2010, 00:38)
Подключение земли у 28-го вывода правой СДРАМины выполнено в стиле "ужас-ужас".
Полностью согласен! Фанауты стараюсь делать с наикоротчайшими стрингерами
Пофиксил давно.
Цитата
Да, и обязательно ли было все конденсаторы ставить на BOT'е, когда TOP свободен практически? Плата, как я вижу, не плотная, обычно в таких случаях я стараюсь использовать только одну сторону под компоненты - так удобнее и при ручном, и при автоматизированном монтаже.
Плата не очень плотная... особенно рядом с SDRAM. Это сделано преднамерено, дабы трассировку SDRAM выполнить максимально близко к рекомендациям... и всё равно не удалось сделать всё правильно на 100%
Слева от левой микросхемы и справа от правой место для конденсаторов, конечно есть. А вот между микросхемами конденсаторы при такой трассировке поставить уже весьма проблематично, придётся и микросхемы раздвигать и дорожки растаскивать... Хотя виасы в цепи блокировочных конденсаторов тоже плохо... как там, дополнительно 0.5-1 нГн в цепи
На одной стороне все компоненты расположить не получится для данных габаритов платы и 4 слоёв... на нижнем слое ещё много чего расположено.
Цитата
Ну и последний штрих - внизу справа у микросхемы в SOIC8 (по всей видимости это 24xx) очень некрасиво соединены выводы прямо через центры площадок.
До сих пор понять не могу, почему некрасиво? Очень аккуратно, компактно, красиво
Можно, конечно, спутать с соплёй... если не знать... или некрасиво по другой причине?
Кстати, DRC тоже ругался (bad pad exit).
Пофиксил, но не вижу пока в этом острой необходимости. Буду рад, если разъясните
Цитата(dch @ May 5 2010, 04:58)
иногда проводники ведут от пина к пину, не допуская тобразных разветвлений
Хм... для линий адреса и управляющих мне порекомендовали Т-образную трассировку.
Для линий данных - точка-точка.
http://electronix.ru/forum/index.php?showt...st&p=750191Т-образные разветвления, как я понимаю, вносят дополнительную неоднородность для сигнала, нехорошо, конечно...
Ну а если шлейфом вести от микросхемы к микросхеме? Длина линий увеличится...
Кстати, изначально я думал об этом... если смотреть на мой рисунок, то можно было бы петлёй справа от процессора вывести эти линии и соединить с правой микросхемой, а далее - пустить на левую...
Но меня остановило существенное увеличение длины линий, увеличение площади трассировки и... рекомендации, данные производителем и читателями форума
Цитата
и на сдраме конденсаторов помоему больше.
7 штук. По числу выводов питания.
Я ещё по одному танталлу поставил... как рекомендует производитель
Цитата(AlexN @ May 5 2010, 06:39)
про 28 ногу провой sdram согласен с aaarrr, лучше сделать как у левой.
Сделал почти как у левой... вверх стрингер отвёл (правда подлиннее, чем у левой получилось раза в 2-3).
Может, конечно, следовало сделать вточности как у левой... и линии адреса просто раздвинуть, для того чтобы виас туда влез...
Цитата
Кашерность T-соединения лучше промоделировать в гиперлинксе, у оркада вроде есть туда экспорт.
Надеюсь, со временем доберусь до этого
Сложно там моделировать?
Цитата
Важно: правильный стэк печатной платы, а именно расстояние от слоев разводки до слоя земли/питания для обеспечения целостности сигналов и импедансов. Для ваших ширин (8mil) 0.178мм даст примерно 60 ом, что вполне допустимо, 0.127мм - 50ом, что "типа идеально". Общюю необходимую толщину платы подгоняете толщиной core (между двумя внутренними слоями).
Согласен... не учёл этого, каюсь, каюсь...
Хотя видел рекомендации где-то по обеспечению сопротивления вообще всех трасс 50 Ом.
Но это, актуально, конечно, в большей степени только для трасс памяти (и других ВЧ).
0.127 мм - для импеданса хорошо, но тонковаты, конечно. Не каждый производитель ПП сможет...
Хотя ориентировались на ТеПро сначала (потом, правда не срослось с ним), который обещает 0.1 мм, что-то меня удержало сделать толщину трасс в 5 мил
Цитата
последовательный резистор в цепи клоков - обязателен,
Для SDCK?
Как я понимаю, ставится он ближе к источнику сигнала (процу) и служит для уменьшения "звона" в цепи? Типа ослабляется отражённый сигнал? И фронты немного "размазываются"?
Цитата
в остальных - "не повредит" - точно. И еще, для полного счастья зазор от линии клоков до соседних делается 2x от ширины проводника - для уменьшения crosstalk от соседей.
Ну вообще да, производитель рекомендует зазоры между всеми группами сигналов делать...
Цитата
В целом, если первый раз - очень неплохо.
ARM9 & SDRAM - первый раз
В следующий раз, постараюсь всё учесть полностью
Сообщение отредактировал n_bogoyavlensky - May 8 2010, 08:12
Трассировка SDRAM
May 4 2010, 15:03
