FPGA Undervolt/Underclock, Уменьшаем электропотребление. Опции

[XShocK]

Есть задача уменьшить потребление Cyclone 3 120K до минимума. Первая мысль пришедшая в голову - уменьшить напряжение VCCint. Кто пробовал такой способ, отпишитесь пожалуйста. Реализуемая максимальная частота после синтезации дизайна на 50% выше желаемой, так что в принципе есть место для уменьшения напряжения. Насколько посстрадает Fmax если уменьшить Vcore скажем с 1.2В до 1.0В? А так-же, насколько уменьшиться потребление? Altera не говорит ни слова о вариации напряжения VCCint. В принципе уменьшение VCCpll тоже может помочь.

[ViKo]

"Первой мыслью, пришедшей в голову" должна была быть мысль уменьшить количество триггеров, работающих на максимальной тактовой частоте. Некоторые блоки, наверняка, можно было тактировать меньшей частотой. Использовать сигналы ENA, приходящие на каждый триггер ЛЭ, для отключения их работы, когда это не нужно. И вообще понизить тактовую частоту.