NIOSII нестандартная загрузка Опции

[ZioN]

Добрый день! Сразу скажу что системы на кристалле не строил, по этому вопросы могут быть глупыми, не судите строго

Есть плата собственного изготовления, на которой находится микроконтроллер с аппаратным USB интерфейсом (используется как средство конфигурирования fpga PS-mode, и как средство коммуникации компьютера и fpga), собственно fpga EP1C3, 1-Mbit (128K x 8) Static RAM и др. элементы.

Программу для Ниоса хочу разместить во внешней памяти, внутреннюю память использовать для кэша инструкций и данных процессора, загружать программу в SRAM будут через модуль написанный на верилоге когда процессор будет находится в режиме сброса.

1. Как правильно получить бинарник программы, и как правильно ее загрузить (частями по 8бит, или по 32бита), "прочитав" Alternative Nios II Boot Methods, я так понял что бинарник можно получить с помощью конвертора который есть на сайте make_flash_image_script.sh (*.elf -> *.elf.flash.bin), или это не то что мне нужно?



Reset Vector и Exception Vector установлены на начало SRAM, я так понимаю этот бинарник можно загружать в начало памяти?

2. Использую "краденый" Quartus 9.0 скаченный с торрентов, полноценно ли ядро Ниоса построенное в этом квартусе? (то пробегали тут страшилки на форуме про лицензию)

Ну и на всякий случай общая картина:

[ZioN]

Добрый день, появились еще вопросы.

"Модуль" для загрузки программы Nios`а во внешнюю память сделал (пока процессор находится в сброшенном состоянии), теперь вот пытаюсь сделать модуль для SRAM (128K x 8) на Tristate bridge

Signals:


Interfaces:


Сам модуль:

Код

module new_component (
        input  wire        clk,            //       clock.clk
        input  wire        reset_n,        //            .reset_n
        input  wire [16:0] ats_s0_address, //          s0.address
        input  wire        ats_s0_read_n,  //            .read_n
        inout  wire [7:0]  ats_s0_data,    //            .data
        input  wire        ats_s0_write_n, //            .write_n
        output wire [16:0] HRW_Addr,       // conduit_end.export
        inout  wire [7:0]  HRW_Data,       //            .export
        output wire        HRW_nOE,        //            .export
        output wire        HRW_nWE         //            .export
    );
    
    assign HRW_Addr = ats_s0_address;
    assign HRW_Data = ats_s0_data;
    assign HRW_nOE = ats_s0_read_n;
    assign HRW_nWE = ats_s0_write_n;

endmodule

Сам процессор получился с такими вх./вых. параметрами:

module mySoC (
// 1) global signals:
clk_0,
new_component_0_s0_data,
reset_n,

// the_new_component_0
HRW_Addr_from_the_new_component_0,
HRW_Data_to_and_from_the_new_component_0,
HRW_nOE_from_the_new_component_0,
HRW_nWE_from_the_new_component_0,

// the_pio_0
out_port_from_the_pio_0,

// the_spi_0
MISO_to_the_spi_0,
MOSI_from_the_spi_0,
SCLK_from_the_spi_0,
SS_n_from_the_spi_0,

// the_spi_1
MISO_to_the_spi_1,
MOSI_from_the_spi_1,
SCLK_from_the_spi_1,
SS_n_from_the_spi_1
);

Вот не могу понять что это за new_component_0_s0_data и для чего она здесь (как с ней работать)?
Да и правильно я вообще делаю, либо опять не так понял суть?

[vadimuzzz]

Да и правильно я вообще делаю, либо опять не так понял суть?

в исходном посте вы писали, что модуль будет зашивать память во время, когда процессор сброшен, а тут он у вас уже в SOPC`е объявился. у меня есть большие сомнения, что шина Avalon будет работать во время сброса. как я понимаю, модуль должен быть внешним по отношению к SOPC + мультиплексор.