АЦП заставить работать без применения МК Опции

[bezrukov]

вобщем суть такова. Для выполнения курсового проекта по ЦИУ нужен 8 разрядный ЦАП .
С временем установления не более 50 нс, если 30 нс то и того лучше. Современные ЦАП, я смотрю все с входными буферными регистрами, т.е. с управляющими входами CS и WR.
Это несколько усложняет схемотехнику. Поэтому ищу цап, без этих управляющих сигналов. Типа как у старых добрых 572ПА1.
повторюсь нужно для курсача, поетому если такие микросхемы даже не производят, меня это не смущет.
спасибо за ответы.

Сообщение отредактировал bezrukov - Apr 17 2009, 18:03

[bezrukov]

в дипломном проекте нужно оцифровать сигнал. Крайне охото сделать это без применения микроконтролера.
АЦП - AD7721 (http://www.analog.com/static/imported-files/data_sheets/AD7721.pdf)
вот примерно схему накидал. Как по вашему будет работать схема? по мне так должно все работать.
Но не могу понять как работает вход SYNC. По спецификации:
"Synchronization Logic Input. A rising edge on SYNC starts the synchronization cycle. SYNC must be
pulsed low for at least one clock cycle to initiate a synchronization cycle."
Но во временных диаграммах SYNC неуказан, как влияющий на работу. Да и спецификация на эту микросхему слабовата. Будет ли все работать, если ничего на него не подавать? или достаточно на него +5 В подать?
Спасибо за ответы.
 ________.bmp ( 63.83 килобайт ) Кол-во скачиваний: 69


Сообщение отредактировал bezrukov - May 23 2010, 18:07

[rezident]

Как по вашему будет работать схема? по мне так должно все работать.

Не будет. Данный АЦП "не умеет" передавать самостоятельно данные по последовательному интерфейсу.

[bezrukov]

Не будет. Данный АЦП "не умеет" передавать самостоятельно данные по последовательному интерфейсу.

Почему же он не умеет?
Чего же не хватает чтоб он смог самостоятельно передавать результаты преобразования в последовательном коде?
Непонятен SYNC он должен синронизировать каждый цикл преобразования? Или достаточно подать один раз за все время работы АЦП и после 2080*Ттакт он начнет передавать результаты преобразования? Можно вообще не подавать? Что значит "digital filter is reset to a known state" ?
Если достаточно один раз подать SYNC за все время преобразования, то можно сделать кнопочку с разрядом конденсатора, подключенного к элементу И-НЕ.

On the rising edge of the SYNC pulse or the DVAL/SYNC pulse, the digital filter is reset to a
known state. For 2080 clock cycles, DRDY remains high in parallel mode and low in serial mode. When DRDY changes
state at the end of this period, valid data is available at the interface. Synchronizing the part has no affect on the values in the calibration register.

Если в чем-то неправ, то поправите. Вход кадровой синхронизации RFS соединяется с DRDY (как по спецификации). WR, RD, STBY,CS на землю. UNI= к "1" - значит двуполярный сигнал подается на вход. Вывод CAL (калибровка) к земле.

CS, RD, WR To select the serial interface mode of operation, the AD7721 must be powered up with CS, RD and WR all
tied to DGND. After two clock cycles, the AD7721 switches into serial mode. These pins must remain low
during serial operation.
DRDY In the serial interface mode, a rising edge on DRDY indicates that new data is available to be read from the
interface. During a synchronization or calibration cycle, DRDY remains low until valid data is available.
SDATA Serial Data Output. Output serial data becomes active after RFS goes low. Sixteen bits of data are clocked
out starting with the MSB. Serial data is clocked out on the rising edge of SCLK and is valid on the subsequent
falling edge of SCLK.
RFS Receive Frame Synchronization. Active low logic input. This is a logic input with RFS provided by connecting
this input to DRDY. When RFS is high, SDATA is high impedance
CAL Calibration Mode Logic Input. CAL must go high for at least one clock cycle to initiate a calibration cycle.
In serial mode, a calibration on power-up is not mandatory if the CAL pin is grounded prior to power-up as the calibration register will be reset to zero.
STBY Standby Mode Logic Input. A logic high on this pin selects standby mode.
DVAL Data Valid Digital Output. In serial mode, this pin is a dedicated data valid pin.

Вот еще картинка из спецификации про последовательный интерфейс:

почему же не будет работать?
p.s. вопрос срочный. помогите.

Сообщение отредактировал bezrukov - May 24 2010, 04:43