Синхронный сброс в триггерах на verilog, порождение мультиплексора на входах, quartus, семейство stratix4 Опции

[bogaev_roman]

Есть следующий код

Код

always @(posedge clk)
    if (~rst_sync) out_sync<=1'b0;
        else out_sync<=in;

Вроде стандартное описание D-триггера с синхронным сбросом, только вот сброс на планере подключается не к sclr, а вешается на мультиплексор перед информационным входом. Вроде ничего страшного - дополнительных ресурсов минимум, по частоте не влияет, вот только непонятно - зачем этот мультиплексор, вроде стандартный триггер физически на ПЛИС есть? Были раньше на форуме подобные темы описаны и вроде настройки выставляю
Allow Synchronous Control Signals
Force Use of Synchronous Clear Signals
Auto Clock Enable Replacement
мультиплексор все равно остается, меняя вид...
плюньте ссылкой, если не сложно, ну или объясните в чем проблема. Квартус косячит с описанием или я уже разучился на verilog писать элементарную схемотехнику?

Сообщение отредактировал bogaev_roman - May 29 2010, 00:35

[des00]

плюньте ссылкой, если не сложно, ну или объясните в чем проблема. Квартус косячит с описанием или я уже разучился на verilog писать элементарную схемотехнику?

Обсуждали уже, поройтесь поиском. Квартус далеко не дурак, в вашем конкретном случае использовать lut ему дешевле. Потому что sclr это сигнал общий для 16 ти LC в LAB (для сыклона 3 например). И используя для вашего одного триггера честный sclr, он урезает функциональность 15 ти других. А как вы правильно заметили LUT все равно расходуется. То ква делает свой вывод об оптимальности.

У меня вообще получается не пойми что.

чуть позже отвечу, почему он делает так объяснимо, но нужно проверить пару идей.

Вопрос: это полный бред или имеет право на жизнь?

лучше делайте на сдвиговых регистрах, как в статье про сбросы, до которой, по вашим словам, вы не добрались %)