Синхронный сброс в триггерах на verilog, порождение мультиплексора на входах, quartus, семейство stratix4 Опции

[bogaev_roman]

Есть следующий код

Код

always @(posedge clk)
    if (~rst_sync) out_sync<=1'b0;
        else out_sync<=in;

Вроде стандартное описание D-триггера с синхронным сбросом, только вот сброс на планере подключается не к sclr, а вешается на мультиплексор перед информационным входом. Вроде ничего страшного - дополнительных ресурсов минимум, по частоте не влияет, вот только непонятно - зачем этот мультиплексор, вроде стандартный триггер физически на ПЛИС есть? Были раньше на форуме подобные темы описаны и вроде настройки выставляю
Allow Synchronous Control Signals
Force Use of Synchronous Clear Signals
Auto Clock Enable Replacement
мультиплексор все равно остается, меняя вид...
плюньте ссылкой, если не сложно, ну или объясните в чем проблема. Квартус косячит с описанием или я уже разучился на verilog писать элементарную схемотехнику?

Сообщение отредактировал bogaev_roman - May 29 2010, 00:35

[dvladim]

Вы правы, это усвоил.
Синхронный сброс требует дополнительных ресурсов, как писал в соседней ветке. Так ведь?

Почему? Просто вы описали схему, которая не легла на архитектуру (причина в приоритетах). В семействах Циклонов и Стратиксов выделенные цепи для синхронного сброса есть.

Я не говорил, что это одно и то же. Слово «сдвиговый» в моем сообщении отсутствует.
Под «регистром» подразумевал набор триггеров, определяемых конструкцией языка reg [3:0] init;
В счетчике выход одного триггера идет на вход другого.

Зато присутствуют "пройдя через второй и тем более через третий триггер в цепочке последовательно соединенных триггеров", что в моем понимании и есть сдвиговый регистр. А в счетчике выход одного триггера идет не на вход другого, а на сумматор. Это слой логики и в синхронизаторе это совсем ни к чему.