Синхронный сброс в триггерах на verilog, порождение мультиплексора на входах, quartus, семейство stratix4 Опции

[bogaev_roman]

Есть следующий код

Код

always @(posedge clk)
    if (~rst_sync) out_sync<=1'b0;
        else out_sync<=in;

Вроде стандартное описание D-триггера с синхронным сбросом, только вот сброс на планере подключается не к sclr, а вешается на мультиплексор перед информационным входом. Вроде ничего страшного - дополнительных ресурсов минимум, по частоте не влияет, вот только непонятно - зачем этот мультиплексор, вроде стандартный триггер физически на ПЛИС есть? Были раньше на форуме подобные темы описаны и вроде настройки выставляю
Allow Synchronous Control Signals
Force Use of Synchronous Clear Signals
Auto Clock Enable Replacement
мультиплексор все равно остается, меняя вид...
плюньте ссылкой, если не сложно, ну или объясните в чем проблема. Квартус косячит с описанием или я уже разучился на verilog писать элементарную схемотехнику?

Сообщение отредактировал bogaev_roman - May 29 2010, 00:35

[dvladim]

Также есть факт — при загрузке через JTAG сигнал сброса, имеет V-образную форму форму "\_/" и формируется POR, насколько я понимаю.
И есть факт загрузки (или ее отсутствия) триггера начальным значением после двух выше перечисленных фактов.

Перечитал эту ветку еще раз. Там дело в том как используется rst - т.е. в той части схемы, что не приведена в теме. Но по этим вопросам не здесь.

UPD: Вывод: синхронный En при синхронном сбросе жрет таки-больше ресурсов, чем при асинхронном.
Внимание вопрос: насколько я ошибся?))

Вроде на одни и те же рисунки смотрим, а выводы разные.
Как опишете схему так и ляжет. Если опишете схему с приоритетом ena выше чем sclr - она ляжет на ПЛИС, если приоритеты наоборот, то Квартусу приходится ena триггера постоянно включать (иначе сбрасываться не будет), а ваш ena делать через мультиплексор на логике.
Таким образом мой вывод таков: если писать код понимая архитектуру ПЛИС, то равноценно.