Синхронный сброс в триггерах на verilog, порождение мультиплексора на входах, quartus, семейство stratix4 Опции

[bogaev_roman]

Есть следующий код

Код

always @(posedge clk)
    if (~rst_sync) out_sync<=1'b0;
        else out_sync<=in;

Вроде стандартное описание D-триггера с синхронным сбросом, только вот сброс на планере подключается не к sclr, а вешается на мультиплексор перед информационным входом. Вроде ничего страшного - дополнительных ресурсов минимум, по частоте не влияет, вот только непонятно - зачем этот мультиплексор, вроде стандартный триггер физически на ПЛИС есть? Были раньше на форуме подобные темы описаны и вроде настройки выставляю
Allow Synchronous Control Signals
Force Use of Synchronous Clear Signals
Auto Clock Enable Replacement
мультиплексор все равно остается, меняя вид...
плюньте ссылкой, если не сложно, ну или объясните в чем проблема. Квартус косячит с описанием или я уже разучился на verilog писать элементарную схемотехнику?

Сообщение отредактировал bogaev_roman - May 29 2010, 00:35

[dvladim]

по стратиксу : у него есть синхронный сброс/установка, но т.к. эта логика не интегрирована в триггер приоритет этих сигналов ниже чем у сигнала clk_ena
...
для сравнения : у хилых конкурентов эти сигналы включены в триггер, поэтому там их приоритет выше чем у сигнала clk_ena

По поводу приоритетов: у Стратиксов 4-х сигнал ena не приходит в каждый триггер, а смешивается на границе ЛАБа с клоком (сделано для экономии динамической мощности). На клоковый вход триггера идет уже смешанный сигнал, поэтому физически сделать приоритет синхронного сброса выше ena невозможно.

[des00]

По поводу приоритетов: у Стратиксов 4-х сигнал ena не приходит в каждый триггер, а смешивается на границе ЛАБа с клоком (сделано для экономии динамической мощности). На клоковый вход триггера идет уже смешанный сигнал, поэтому физически сделать приоритет синхронного сброса выше ena невозможно.

угу, времена идут, а у нас народ всё по к155 логике и lpm_reg крутость квартуса оценивает %)