Altera High DDR2 Controller, не работает с "галкой" Enable Dynamic Parallel OCT Опции

[sergunas]

Без этой опции на пониженной частоте (fclk=166МГц) example-проект от Altera работает без ошибок, на повышенной (fclk=333МГц) работает, но проскакивают ошибки. Включаем опцию "Enable Dynamic Parallel OCT", и перестаёт вырабатываться сигнал ctl_cal_success с выхода alt_mem_phy, соответственно контроллер не запускается, ждёт этого сигнала. В чём может быть дело, подскажите, может кто-то сталкивался с похожими трудностями.

На всех пинах DQ стоят настройки:

Output Enable Group 96384805
Termination Control Block DDRIIB_OCT:DDRIIB_OCT_inst|DDRIIB_OCT_alt_oct_power_b7c:DDRIIB_OCT_alt_oct_power
_b7c_component|sd1a_0
Input Termination Parallel 50 Ohm with Calibration
Location PIN_AM28
Output Termination Series 50 Ohm with Calibration
I/O Standard SSTL-18 Class I

Может быть дело в Termination Control Block (alt_oct)? Там просто стоит опция "Callibrate OCT on power-up".

Заранеее благодарен за любые идеи.

[DmitryR]

Ноги от alt_oct выведены на правильные пины, на них висят правильные резисторы?

[sergunas]

Ноги от alt_oct выведены на правильные пины, на них висят правильные резисторы?

да вроде правильно, ещё раз проверил, прозвонили резисторы, всё точно.
Итак, микросхема EP3_SE_110_F1152_I3:
AJ28 - RUP - 50 Ом на 1.8В
AK28 - RDN - 50 Ом на GND
разведён также второй вариант:
H26 - RUP - 65 Ом на 1.8В
G26 - RDN - 65 Ом на GND
Волновое сопротовление дорожек около 65 Ом. Кстати на два варианта заложились, потому что был вопрос какой номинал впаивать 50 Ом или 65 Ом. Может подскажите какой правильный? Ещё раз, конечно, проверим, но вроде ранее меняли, и тот и другой вариант вели себя одинаково.

[DmitryR]

50 Ом. Еще проверьте теперь, что у вас блок OCT лег именно в тот банк, где резисторы подпаяны.

[sergunas]

50 Ом. Еще проверьте теперь, что у вас блок OCT лег именно в тот банк, где резисторы подпаяны.

да, посмотрел в Chip Planner, OCT рядом с пинами, а память с логикой контроллера, правда, на противоположной стороне находятся (что соответсвует действительному расположению памяти и резисторов Rup и Rdn).
DmitryR, а не просветите почему именно 50 Ом нужно, ведь волновое дорожек же 65 Ом?

Я проверил ещё раз всё тщательнее, результат такой:
1) flck=166MHz; Dynamic_OCT = off; Rup=Rdn=65Om => РАБОТАЕТ
2) flck=166MHz; Dynamic_OCT = on; Rup=Rdn=65Om => РАБОТАЕТ
3) flck=333MHz; Dynamic_OCT = on; Rup=Rdn=65Om => НЕ РАБОТАЕТ
4) flck=333MHz; Dynamic_OCT = on; Rup=Rdn=50Om => НЕ РАБОТАЕТ

т.е. не работает именно на частоте 333МГц.

[DmitryR]

Мне всегда казалось, что дорожки должны быть 50 ом, другое дело что так не всегда получается.

DQS дифференциальный? SSTL Class I может на максимальную частоту не заработать. И вообще что там с терминацией памяти, плату моделировали?

[sergunas]

Мне всегда казалось, что дорожки должны быть 50 ом, другое дело что так не всегда получается.

DQS дифференциальный? SSTL Class I может на максимальную частоту не заработать. И вообще что там с терминацией памяти, плату моделировали?

да, DQS дифференциальный. Но ведь при отключенной галочке работает, что ещё страннее. Плату моделировали только по своей упрощенной модели, т.е. сами нарисовали схему линии в AWR и посмотрели, ничего криминального, всё очень красиво.