Отличие результатов работы при загрузке по JTAG и из конф. микросхемы Опции

[Ethereal]

Здравствуйте. Столкнулся тут с такой ситуацией в тестовом проекте.
Микросхема Stratix II. Проект с преобразованием Фурье от данных с АЦП. Результаты выдаются из ПЛИС наружу.
При загрузке прошивки в ПЛИС через программатор на выходе получается один результат обработки.
Если сделать pof (fast passive parallel + сжатие), то результаты после перезагрузки получаются другими. Похожими, но отличающимися в достаточной степени, чтобы это нельзя было списать на шумы или случайность процесса.
Перед ПЛИС стоят АЦП и усилитель.

С чем это может быть связано?

[Ethereal]

алгоритм линейный или итерационный ?

Итерационный.
Дополнительно перед преобразованием стоит IP КИХ.
На входе стоит синхронизатор DCFIFO.
Входной клок синхонизатора берется с PLL2 в режиме Compensated input. На PLL2 подается клок от АЦП.
Выходной клок берется с PLL1 в обычном режиме. Им же тактируется весь остальной проект. На вход PLL1 подается клок с внешнего тактового генератора.
Синхронизатор сбрасывается асинхронным сигналом с locked PLL1
PLL1 сбрасывается асинхронным сигналом с locked PLL2.

Upd: У сихнонизатора стоит опция "Add circuit to syncronise asyncronous clear with write clock"

Сообщение отредактировал Ethereal - Jun 3 2010, 09:07

[des00]

ИМХО ломается логика подачи входных данных на ваше фурье

На входе стоит синхронизатор DCFIFO.

предположительно ломается в этом месте. Например голова или хвост выборки ломается. Вычисляется просто на раз, два, три. цепляем сигнал тап на вход вашего фурье и смотрим/сравниваем данные. Хотя я бы вытащил с помощью debug порта (у меня есть самодельный, но дать не могу) в комп, загнал данные в матлаб и сравнил с эталоном %) Вроде как у матлаба есть компоненты что бы данные вытаскивать из плисов.