СoolRunner-II XC2C256, Деление частоты программно Опции

[x66]

имеется vhdl код
library ieee;
Library UNISIM;
use UNISIM.vcomponents.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity counter4 is
port (rst : in std_logic;
clk : in std_ulogic;
count : out std_logic_vector (3 downto 0);
CLKDV16, CLKDV256 : inout std_ulogic);
end counter4;

architecture behav of counter4 is
signal cnt: std_logic_vector (3 downto 0);
begin
CLK_DIV16_inst : CLK_DIV16
port map (
CLKDV => CLKDV16, -- Divided clock output
CLKIN => clk -- Clock input
);
CLK_DIV16_instt : CLK_DIV16
port map (
CLKDV => CLKDV256, -- Divided clock output
CLKIN => CLKDV16 -- Clock input
);

process (CLKDV256, cnt, rst)
begin
if (rst = '1') then
cnt <= (others => '0');
elsif (CLKDV256'event and CLKDV256 = '1') then
cnt <= cnt + '1';
end if;
end process;
count <= cnt;
end behav;



Ошибок не выдает, но проблема возникает при создании .jed файла, не хочет приписывать ножки. В симуляторе программа работает нормально. Если кто знает в чем проблема просьба помочь.

[bogaev_roman]

Ошибок не выдает, но проблема возникает при создании .jed файла, не хочет приписывать ножки. В симуляторе программа работает нормально. Если кто знает в чем проблема просьба помочь.

Я конечно не силен в Vhdl, но меня смущает запись CLKDV16, CLKDV256 : inout std_ulogic
В верилоге подобная хрень работать бы не стала в таком виде (там специальные пины и обвязка потребовалась бы), эти две частоты обычными выходами быть не могут? Ну может я просто синтаксис подзабыл

Сообщение отредактировал bogaev_roman - Jun 9 2010, 12:36

[Maverick]

Можно использовать например обычный счетчик.
В чем проблема? Для чего нужна программное изменение частоты? Предъявляемые требования?
Почитайте данный документ, может он даст Вам ответ
Дополнительно можете посмотреть здесь
Здесь уже поднимался подобный вопрос
PS По приведенному описанию сложно что-либо сказать...